EP 0072522 A2 19830223 - Process for manufacturing integrated MOS field effect transistors, particularly circuits having complementary MOS field effect transistors with an additional conductor level comprising metal silicides.
Title (en)
Process for manufacturing integrated MOS field effect transistors, particularly circuits having complementary MOS field effect transistors with an additional conductor level comprising metal silicides.
Title (de)
Verfahren zum Herstellen von integrierten MOS-Feldeffekttransistoren, insbesondere von komplementären MOS-Feldeffekttransistorschaltungen mit einer aus Metallsiliziden bestehenden zusätzlichen Leiterbahnebene.
Title (fr)
Procédé pour la fabrication de transistors à effet de champ intégrés du type MOS, en particulier des circuits à transistors à effet de champ complémentaires du type MOS comportant un niveau conducteur additionnel comportant des silicides métalliques.
Publication
Application
Priority
DE 3132809 A 19810819
Abstract (en)
[origin: US4462149A] A method for producing integrated MOS field effect transistors, particularly complementary MOS field effect transistor circuits (CMOS-FET's) is provided wherein a metal silicide level, comprised preferably of tantalum silicide, is utilized as an additional interconnect (11). In this manner, all contact areas (9, 10, 13, 14, 15) to active (MOS) regions (6, 7) and polysilicon regions (5) for the metal silicide level (11) and also for the metal interconnect (12) are opened before the precipitation of the metal silicides. The structuring of the metal silicide level (11) is executed in such a manner that the p+ regions of the circuit remain protected during a flow-spread of an intermediate oxide (17) comprised of phosphorous glass.
Abstract (de)
Die Erfindung betrifft ein Verfahren zum Herstellen von integrierten MOS-Feldeffekttransistoren, bei dem als zusätzliche Leiterbahnebene (11) eine Metallsilizidebene, vorzugsweise aus Tantalsilizid, verwendet wird. Dabei werden alle Kontakte (9, 10, 13, 14, 15) zu den aktiven MOS- (6, 7) und Polysiliziumbereichen (5) für die Metallsilizidebene (11) und auch für die Metall-Leiterbahnebene (12) vor der Abscheidung der Metallsilizide geöffnet und die Strukturierung der Metallsilizidebene (11) so durchgeführt, daß die p -Bereiche der Schaltung beim Verfließenlassen des aus Phosphorglas bestehenden Zwischenoxids (17) geschützt bleiben. Das Verfahren wird verwendet zur Herstellung von komplementären MOS-Feldeffekttransistorschaltungen (CMOS-FETs).
IPC 1-7
IPC 8 full level
H01L 27/092 (2006.01); H01L 21/3105 (2006.01); H01L 21/60 (2006.01); H01L 21/768 (2006.01); H01L 21/8238 (2006.01); H01L 23/52 (2006.01); H01L 23/532 (2006.01); H01L 29/78 (2006.01)
CPC (source: EP US)
H01L 21/3105 (2013.01 - EP US); H01L 21/76889 (2013.01 - EP US); H01L 21/823835 (2013.01 - EP US); H01L 23/53223 (2013.01 - EP US); H01L 2924/0002 (2013.01 - EP US)
C-Set (source: EP US)
Designated contracting state (EPC)
AT DE FR GB IT SE
DOCDB simple family (publication)
EP 0072522 A2 19830223; EP 0072522 A3 19831109; EP 0072522 B1 19851204; AT E16871 T1 19851215; CA 1188007 A 19850528; DE 3132809 A1 19830310; DE 3267800 D1 19860116; JP S5842276 A 19830311; US 4462149 A 19840731
DOCDB simple family (application)
EP 82107238 A 19820810; AT 82107238 T 19820810; CA 409650 A 19820818; DE 3132809 A 19810819; DE 3267800 T 19820810; JP 14202082 A 19820816; US 39672782 A 19820709