EP 0253420 A1 19880120 - Apparatus and process for electrochemical etching of silicon.
Title (en)
Apparatus and process for electrochemical etching of silicon.
Title (de)
Anordnung und Verfahren zum elektrochemischen Aetzen von Silizium.
Title (fr)
Dispositif et procédé de décapage électrochimique du silicium.
Publication
Application
Priority
CH 252386 A 19860623
Abstract (en)
The silicon wafer (11) contains a fairly thin n-type layer (31) and a thicker p-type layer (32) to be etched. Each of these layers (31, 32) has an ohmic contact (34, 35) and a voltage source (38) is connected between these contacts. The p-type layer (32) is partly covered by an etching mask (33). The silicon wafer (11) is mounted together with a counterelectrode (20) and a reference electrode (21) in an etching bath. The potential is adjusted by means of a three-electrode potentiostat (23) so that the p-type layer (32) is about 1.5 V negative with respect to the reference electrode (21) and the etching liquid (15). The n-type layer (31) is biased about 1 to 2 V positive with respect to the p-type layer (32), and this results in a barrier layer (40) at the boundary between the layers (31, 32). The apparatus makes it possible to etch silicon with a well-defined etching stop at the barrier layer (40). The etching tolerance is about + 0.3 mu m. <IMAGE>
Abstract (de)
Die Siliziumscheibe (11) umfasst eine dünnere n-leitende Schicht (31) und eine dickere, zu ätzende, p-leitende Schicht (32). Jede dieser Schichten (31, 32) ist mit einem ohmischen Kontakt (34, 35) versehen, zwischen denen eine Spannungsquelle (38) liegt. Die p-leitende Schicht (32) ist durch eine Ätzmaske (33) teilweise abgedeckt. Die Siliziumscheibe (11) befindet sich zusammen mit einer Gegenelektrode (2O) und einer Referenzelektrode (21) in einem Ätzbad. Die Potentiale werden durch ein 3-Elektroden-Potentiostat (23) so eingestellt, dass die p-leitende Schicht (32) um etwa 1,5 V negativ gegenüber der Referenzelektrode (21) und der Ätzflüssigkeit (15) gepolt ist. Die n-leitende Schicht (31) ist gegenüber der p-leitenden Schicht (32) um etwa 1 bis 2 V positiv vorgespannt, wodurch sich eine Sperrschicht (4O) an der Grenze zwischen den Schichten (31, 32) ausbildet. Die Anordnung ermöglicht das Ätzen von Silizium mit wohldefiniertem Ätzstopp an der Sperrschicht (4O). Die Ätztoleranz beträgt etwa ± O,3 µm.
IPC 1-7
IPC 8 full level
C25F 3/12 (2006.01); C25F 3/14 (2006.01); H01L 21/3063 (2006.01)
CPC (source: EP)
C25F 3/12 (2013.01); C25F 3/14 (2013.01); H01L 21/3063 (2013.01)
Citation (search report)
- [X] US 4664762 A 19870512 - HIRATA MASAKI [JP]
- [AD] THE BELL SYSTEM TECHNICAL JOURNAL, Band 49, Nr. 3, M{rz 1970, Seiten 473-475, New York, US; H.A. WAGGENER: "Electrochemically controlled thinning of silicon"
Designated contracting state (EPC)
CH DE FR GB IT LI NL SE
DOCDB simple family (publication)
DOCDB simple family (application)
EP 87201178 A 19870619