Title (en)

Modular digital communication system.

Title (de)

Modular strukturiertes digitales Kommunikationssystem.

Title (fr)

Système de communication numérique modulaire.

Publication

EP 0347644 A1 19891227 (DE)

Application

EP 89110292 A 19890607

Priority

DE 3820072 A 19880613

Abstract (en)

The hardware of the communications system is structured in three hierarchical levels; peripheral modules (PER0-PER3) undertake the adaptation to different terminals and lines, the line modules being connected by means of a module processor control system to in each case two PCM lines (PCM 0,1-PCM 6,7) allocated to one peripheral module and being connected to two control information lines (HDLC0-HDLC3); on a preprocessing level, one control information transfer chip (HDLC-C0-HDLC-C3) is allocated to each peripheral module and one input/output processor (IOP 1, IOP 2) is in each case allocated to two such transfer chips; a central control processor (DP) which is connected to the input/output processors and to a switching matrix chip (MTS) by means of a multiplex bus (LB) represents the highest hierarchical level. <IMAGE>

Abstract (de)

Die Hardware des Kommunikationssystems ist in drei hierarchischen Ebenen strukturiert; Peripheriemodule (PER0-PER3) nehmen die Anpassung an unterschiedliche Endgeräte und Leitungen vor, wobei die Anschlußbaugruppen mittels einer Baugruppen-Prozessorsteuerung an jeweils zwei einem Peripheriemodul zugeordnete PCM-Leitungen (PCM 0,1-PCM 6,7) und an zwei Steuerinformationsleitungen (HDLC0-HDLC3) angeschlossen sind; in einer Vorverarbeitungsebene ist jedem Peripheriemodul ein Steuerinformations-Übermittlungsbaustein (HDLC-C0-HDLC-C3) und jeweils zwei solchen Übermittlungsbausteinen ein Input/Output-Prozessor (IOP 1, IOP 2) zugeordnet; die höchste hierarchische Ebene stellt ein zentraler Steuerprozessor (DP) dar, der mittels eines Multiplexbus (LB) an die Input/Output-Prozessoren und an einen Koppelfeldbaustein (MTS) angeschlossen ist.

IPC 1-7

H04Q 3/545; H04Q 11/04

IPC 8 full level

H04Q 3/545 (2006.01); H04Q 11/04 (2006.01)

CPC (source: EP US)

H04Q 11/0407 (2013.01 - EP US)

Citation (search report)

• [A] US 4680754 A 19870714 - FECHALOS WILLIAM A [US]
• [A] IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band SC-19, Nr. 4, August 1984, Seiten 485-490, IEEE, New York, US; L. LERACH et al.: "Peripheral board controller for digital exchange systems"
• [A] IEEE TRANSACTIONS ON COMMUNICATIONS, Band COM-27, Nr. 7, Juli 1979, Seiten 961-972, IEEE, New York, US; N.J. SKAPERDA: "Some architectural alternatives in the design of a digital switch"
• [A] TELCOM REPORT, Band 5, Nr. 4, 1982, Seiten 262-266, Berlin, DE; K. FRIESER et al.: "Digital concentrators in the EWSD telephone switching system"
• [A] ISS '81, INTERNATIONAL SWITCHING SYMPOSIUM, Montreal, 21.-25. September 1981, Session 14 A, Papier 4, Seiten 1-9: G. OLIVER et al.: "The subscriber terminal concentrator E10-CT and its use in the French electronic telephone directory service"
• [A] TELCOM REPORT, Band 6, Nr. 2, April 1983, Seiten 113-119, Passau, DE; W. STROBELT: "Digitale Vierdrahtvermittlung für Sondernetze in PCM-Technik"

Designated contracting state (EPC)

AT CH DE FR GB IT LI

DOCDB simple family (publication)

EP 0347644 A1 19891227; EP 0347644 B1 19940216; AT E101779 T1 19940315; DE 58906965 D1 19940324; US 5093825 A 19920303

DOCDB simple family (application)

EP 89110292 A 19890607; AT 89110292 T 19890607; DE 58906965 T 19890607; US 36411189 A 19890612