EP 0496910 A1 19920805 - Circuit arrangement for generating a power-on reset signal.
Title (en)
Circuit arrangement for generating a power-on reset signal.
Title (de)
Schaltungsanordnung zur Generierung eines Rücksetzsignals.
Title (fr)
Montage servant à générer un signal de remise à zéro.
Publication
Application
Priority
EP 91101146 A 19910129
Abstract (en)
[origin: JPH04326618A] PURPOSE: To provide a circuit that supplies a small current, when a reset signal is active and that supplies no current when the reset signal is inactive by providing a circuit device, that is integrated with an integrated circuit and generates the reset signal virtually independently of the elapse of switch-on of a supplied voltage to this circuit device. CONSTITUTION: This circuit device which generates a reset signal is made up of a bistable switching element LATCH, a reference voltage source REF capable of switch-on/switch-off, and a delay line DELAY capable of switch-on/switch-off. The element LATCH is configured to share a priority state when which receives a supply voltage V, and a control input terminal of a voltage source REF is connected to its output terminal. When the element LATCH is in the priority state, the voltage source REF is switched on and in other cases, the voltage source REF is switched off. Furthermore, the output terminal of the voltage source REF and a reference input terminal of the delay line DELAY are connected, and the reference input terminal is connected to the output terminal of the element LATCH and its output terminal is connected to the input terminal of the element LATCH. Furthermore, the output terminal is provided with a HAND gate 19.
Abstract (de)
Schaltungsanordnung zur Generierung eines Rücksetzsignals (RES) mit einem bistabilen Schaltelement (LATCH), das beim Anlegen einer Versorgungsspannung (V) einen Vorzugszustand einnimmt und bei der ein Ausgang beim Vorzugszustand das Rücksetzsignal (RES) führt, mit einer ein- und ausschaltbaren Referenzspannungsquelle (REF), bei der ein Steuereingang mit dem Ausgang des bistabilen Schaltelements (LATCH) verbunden ist und die beim Vorzugszustand des bistabilen Schaltelements (LATCH) eingeschaltet ist, und mit einer ein- und ausschaltbaren Verzögerungsleitung (DELAY), bei der ein Steuereingang mit dem Ausgang des bistabilen Schaltelements (LATCH) und ein Ausgang mit einem Eingang des bistabilen Schaltelements (LATCH) verbunden ist, bei der ein Referenzeingang an die Referenzspannungsquelle (REF) angeschlossen ist, die beim Vorzugszustand des bistabilen Schaltelements (LATCH) eingeschaltet ist und die nach Überschreiten eines Referenzwertes durch die Versorgungsspannung (V) zeitverzögert das bistabile Schaltelement (LATCH) aus der Vorzugslage kippt. <IMAGE>
IPC 1-7
IPC 8 full level
H03K 17/22 (2006.01)
CPC (source: EP US)
H03K 17/223 (2013.01 - EP US)
Citation (search report)
- [A] EP 0150480 A2 19850807 - ITT IND GMBH DEUTSCHE [DE], et al
- [A] US 4818904 A 19890404 - KOBAYASHI TOSHIFUMI [JP]
- [A] IEEE JOURNAL OF SOLID-STATE CIRCUITS. Bd. SC-12, Nr. 5, Oktober 1977, NEW YORK US Seiten 502 - 506; STEWART: 'High-density CMOS ROM arrays '
Designated contracting state (EPC)
AT BE CH DE DK ES FR GB GR IT LI LU NL SE
DOCDB simple family (publication)
EP 0496910 A1 19920805; EP 0496910 B1 19960327; DE 59107628 D1 19960502; JP 3261151 B2 20020225; JP H04326618 A 19921116; US 5250853 A 19931005
DOCDB simple family (application)
EP 91101146 A 19910129; DE 59107628 T 19910129; JP 3422092 A 19920124; US 82775892 A 19920129