Title (en)

System and method for designing digital circuitry with an activity sensor

Title (de)

System und Verfahren zur Entwicklung eines digitalen Schaltkreises mit Aktivitätssensor

Title (fr)

Système et procédé de conception de circuit numérique à capteur d'activité

Publication

EP 2592558 A1 20130515 (FR)

Application

EP 12189230 A 20121019

Priority

FR 1160261 A 20111110

Abstract (en)

The system (10) has a simulator (12) for simulating a digital circuit based on a file (14) containing a functional description. An output simulator (28) estimates a power consumption profile file from the circuit when executing a test bench file (26) supplied to the simulator. An event counter (34') counts the detected events by using control signals. A processor (40) and computer program select a portion of counters by iteratively optimizing a model calculating output variable e.g. temperature, by using output data from the counters and register the portion of event counters and the model. Independent claims are also included for the following: (1) a method for designing a digital circuitry (2) a computer program downloaded from a communication network and/or saved on a computer-readable medium and/or executed by a processor, comprising instructions to perform a method for designing a digital circuitry.

Abstract (fr)

Ce système (10) de conception de circuit numérique comporte : un simulateur (12) d'un circuit numérique à partir d'un fichier (14) de description fonctionnelle de ce circuit numérique ; des moyens (28) d'estimation d'une grandeur de sortie (30') du circuit numérique sur exécution d'un banc de tests (26) fourni au simulateur (12) ; des compteurs (34') d'événements, les événements étant détectés à l'aide de signaux de contrôle fournis par le simulateur (12) sur exécution du banc de tests (26). Il comporte en outre des moyens (40, 44) de sélection d'une partie des compteurs d'événements (34') par optimisation itérative d'un modèle de calcul de la grandeur de sortie (30') du circuit numérique à partir de données de sortie des compteurs d'événements, et des moyens (40, 44) d'enregistrement de la partie des compteurs d'événements sélectionnée et du modèle de calcul optimisé.

IPC 8 full level

G06F 11/34 (2006.01); G06F 17/50 (2006.01)

CPC (source: EP US)

G06F 30/33 (2020.01 - EP US)

Citation (applicant)

• US 7590894 B2 20090915 - SWOBODA GARY L [US], et al
• US 7269756 B2 20070911 - BAARTMANS SEAN T [US], et al
• US 6356615 B1 20020312 - COON BRETT [US], et al
• PEDDERSEN ET AL.: "CLIPPER: Counter-based low impact processor power estimation at run-time", PROCEEDINGS OF ASP-DAC'07, 12TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFÉRENCE 2007, 23 January 2007 (2007-01-23), pages 890 - 895

Citation (search report)

• [A] US 2009150857 A1 20090611 - SRINIVASAN KRISHNAN [US], et al
• [A] US 2002133792 A1 20020919 - RAGHUNATHAN ANAND [US], et al
• [AD] JORGEN PEDDERSEN ET AL: "CLIPPER: Counter-based Low Impact Processor Power Estimation at Run-time", DESIGN AUTOMATION CONFERENCE, 2007. ASP-DAC '07. ASIA AND SOUTH P ACIFIC, IEEE, PI, 1 January 2007 (2007-01-01), pages 890 - 895, XP031085613, ISBN: 978-1-4244-0629-6

Designated contracting state (EPC)

AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

Designated extension state (EPC)

BA ME

DOCDB simple family (publication)

EP 2592558 A1 20130515; EP 2592558 B1 20140409; FR 2982684 A1 20130517; FR 2982684 B1 20140110; JP 2013105492 A 20130530; US 2013125074 A1 20130516; US 8782592 B2 20140715

DOCDB simple family (application)

EP 12189230 A 20121019; FR 1160261 A 20111110; JP 2012245845 A 20121107; US 201213659230 A 20121024