(19)
(11)EP 2 657 961 B1

(12)EUROPÄISCHE PATENTSCHRIFT

(45)Hinweis auf die Patenterteilung:
23.03.2016  Patentblatt  2016/12

(21)Anmeldenummer: 13177706.2

(22)Anmeldetag:  19.09.2003
(51)Internationale Patentklassifikation (IPC): 
H01L 21/336(2006.01)
H01L 29/417(2006.01)
H01L 29/78(2006.01)
H01L 29/06(2006.01)
H01L 29/66(2006.01)

(54)

Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation

Method of production of a field effect transistor with local source/drain insulation

Procédé de fabrication d'un transistor à effet de champ avec isolation source/drain locale


(84)Benannte Vertragsstaaten:
DE FR IT

(30)Priorität: 07.10.2002 DE 10246718

(43)Veröffentlichungstag der Anmeldung:
30.10.2013  Patentblatt  2013/44

(62)Anmeldenummer der früheren Anmeldung nach Art. 76 EPÜ:
03750362.0 / 1550154

(73)Patentinhaber: Infineon Technologies AG
85579 Neubiberg (DE)

(72)Erfinder:
  • Holz, Jürgen
    93173 Wenzebach (DE)
  • Schrüfer, Klaus
    85598 Baldham (DE)
  • Tews, Helmut
    81549 München (DE)

(74)Vertreter: Kindermann, Peter et al
Patentanwälte Kindermann Postfach 10 02 34
85593 Baldham
85593 Baldham (DE)


(56)Entgegenhaltungen: : 
WO-A-01/50535
DE-A1- 19 749 378
US-A- 5 043 778
US-A- 5 908 313
US-A1- 2001 017 387
US-A1- 2002 086 510
US-B1- 6 346 729
WO-A-02/43109
DE-C1- 19 812 643
US-A- 5 620 912
US-A- 5 949 116
US-A1- 2001 025 998
US-A1- 2002 142 552
US-B1- 6 403 482
  
  • ANANTHA N G ET AL: "SELF-ALIGNED IGFET WITH SILICON DIOXIDE ISOLATED SOURCE AND DRAIN", IBM TECHNICAL DISCLOSURE BULLETIN, IBM CORP. NEW YORK, US, Bd. 22, Nr. 11, April 1980 (1980-04), Seiten 4895-4899, XP000806625, ISSN: 0018-8689
  • ELBEL N ET AL: "A new STI process based on selective oxide deposition Yfor CMOS logic", VLSI TECHNOLOGY, 1998. DIGEST OF TECHNICAL PAPERS. 1998 SYMPOSIUM ON HONOLULU, HI, USA 9-11 JUNE 1998, NEW YORK, NY, USA,IEEE, US, 9. Juni 1998 (1998-06-09), Seiten 208-209, XP010291189, ISBN: 0-7803-4770-6
  • Shin H C ET AL: "Thin gate oxide damage due to plasma processing", Semicond. Sci. Technol. Sci. Technol, 1 January 1996 (1996-01-01), pages 463-473, XP055168864, Retrieved from the Internet: URL:http://iopscience.iop.org/0268-1242/11 /4/002/pdf/0268-1242_11_4_002.pdf [retrieved on 2015-02-10]
  
Anmerkung: Innerhalb von neun Monaten nach der Bekanntmachung des Hinweises auf die Erteilung des europäischen Patents kann jedermann beim Europäischen Patentamt gegen das erteilte europäischen Patent Einspruch einlegen. Der Einspruch ist schriftlich einzureichen und zu begründen. Er gilt erst als eingelegt, wenn die Einspruchsgebühr entrichtet worden ist. (Art. 99(1) Europäisches Patentübereinkommen).


Beschreibung


[0001] Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation und insbesondere auf ein Verfahren zur Herstellung eines Feldeffekttransistors mit Strukturen im sub100nm-Bereich, der in sogenannten Mixed-Signal-Schaltungen verwendet werden kann.

[0002] Aus der den Oberbegriff des Patentanspruchs 1 bildenden US 2002/0086510 A1 ist ein Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation bekannt, mit den Schritten: a) Ausbilden und Strukturieren eines Gatestapels mit einer Gateschicht und einem Gatedielektrikum auf einem Halbleitersubstrat, b) Ausbilden von Source- und Drainvertiefungen am Gatestapel im Halbleitersubstrat, c) Ausbilden einer Vertiefungs-Isolationsschicht zumindest in einem Bodenbereich der Source- und Drainvertiefungen, und d) Auffüllen der zumindest teilweise isolierten Source- und Drainvertiefungen mit einer Füllschicht zur Realisierung von Source- und Draingebieten, wobei in Schritt b) aufeinanderfolgend erste Vertiefungen zur Realisierung von Kanal-Anschlussbereichen im Halbleitersubstrat, Spacer am Gatestapel, und zweite Vertiefungen unter Verwendung der Spacer als Maske in den ersten Vertiefungen und im Halbleitersubstrat ausgebildet werden.

[0003] Die elektrischen Eigenschaften von Feldeffekttransistoren werden von einer Vielzahl von Parametern beeinflusst, wobei insbesondere sogenannte Junction-Kapazitäten unerwünschte parasitäre Effekte im Feldeffekttransistor hervorrufen. Derartige Junction-Kapazitäten werden insbesondere an den pn-Übergängen der Source- und Draingebiete im Halbleitersubstrat verursacht, da an dieser Stelle aufgrund von Raumladungs- bzw. Verarmungszonen relativ hohe parasitäre Kapazitäten entstehen.

[0004] Zur Vermeidung bzw. zur Verkleinerung derartiger Junction-Kapazitäten wurden herkömmlicherweise sogenannte SOI-Substrate (Silicon On Insulator) benutzt, wodurch zumindest ein unterer Bereich von jeweiligen Source- und Draingebieten unmittelbar vom Isolationsgebiet des SOI-Substrats bzw. - Wafers begrenzt wurde. Nachteilig bei derartigen Halbleiterschaltungen in einem SOI-Substrat sind jedoch die deutlich erhöhten Kosten sowie die damit einhergehenden Nachteile bei sogenannten Mixed-Signal-Schaltungen. Während bei Kurzkanal-Feldeffekttransistoren ein vollständig verarmtes Kanalgebiet (fully depleted) oftmals sogar erwünscht ist, benötigen Feldeffekttransistoren mit langen Kanalgebieten eine Anschlussmöglichkeit zur Vermeidung einer Aufladung dieser Gebiete und zur Realisierung einer möglichst hohen Linearität der Kennlinien. In gleicher Weise ist eine Anschlussmöglichkeit des Kanalgebietes auch für das für das sogenannte Matchingverhalten der Transistoren von Bedeutung, um beispielsweise ein gleiches Verhalten von zwei gleichen Transistoren in einer Halbleiterschaltung zu ermöglichen. Insbesondere für Mixed-Signal-Schaltungen liefert daher die Verwendung von SOI-Substraten nur unzureichende Ergebnisse. Ferner besitzen SOI-Substrate nur eine schlechte thermische Anbindung der aktiven Gebiete.

[0005] Aus der Druckschrift DE 198 12 643 C ist ein Feldeffekttransistor mit lokaler Source-/Drainisolation sowie ein zugehöriges Herstellungsverfahren bekannt, wobei eine Sourcevertiefung und eine Drainvertiefung in einem Halbleitersubstrat voneinander beabstandet ausgebildet werden. Im Bodenbereich der Source- und Drainvertiefung wird zunächst eine Vertiefungs-Isolationsschicht ausgebildet und anschließend eine elektrisch leitende Füllschicht zur Realisierung von Source- und Draingebieten und zum Auffüllen der Source- und Drainvertiefungen an der Oberfläche der Vertiefungs-Isolationsschicht ausgebildet. Zur Realisierung eines Feldeffekttransistors sind ein Gatedielektrikum an der Substratoberfläche zwischen der Source- und Drainvertiefung und eine Gateschicht an der Oberfläche des Gatedielektrikums ausgebildet.

[0006] Aus der Druckschrift US-B1-6 346 729 ist lediglich ein MOSFET sowie ein zugehöriges Herstellungsvefahren bekannt, bei dem die Kanal-Anschlussbereiche in üblicher Weise durch Ionen-Implantation ausgebildet sind. Weitere Teilbereiche der Source/Draingebiete sind hierbei als Füllschicht in einer Vertiefung mit Verbreiterung realisiert, die eine Vertiefungs-Isolationsschicht aufweist.

[0007] Aus der weiteren Druckschrift US-A- 5 949 116 sind die Merkmale bekannt, wonach eine im Seitenwandbereich der Source- und Drainvertiefungen ausgebildete Vertiefungs-Seitenwand-isolationsschicht vorliegt und ferner eine Polyschicht als Keimschicht zunächst in den Vertiefungen abgeschieden wird.

[0008] Auch bei der weiteren Druckschrift DE 197 49 378 A1 sind lediglich herkömmliche in einem Halbleitersubstrat ausgebildete Diffusionsgebiete offenbart, die in Kontakt mit epitaktisch abgeschiedenen Halbleiterschichten stehen.

[0009] Die Druckschriften US-A-5 908 313 und US 2002/142552 A1 zeigen ebenfalls nur herkömmliche Feldeffekttransistoren, wobei die Kanal-Anschlussbereiche der jeweiligen Source-/Draingebiete durch Ionen-Implantation ausgebildet sind.

[0010] Die Druckschrift US-A-5 043 778 offenbart einen MOSFET, bei dem keine Verbreiterung der Vertiefungen sondern nur eine Rückbildung des Gatedielektrikums vorliegt, weshalb keine hochgenau definierten Kanal-Anschlussbereiche realisiert werden können.

[0011] In ähnlicher Weise zeigt auch die Druckschrift WO 02/43109 A2 eine Vertiefung, die aufgrund der verwendeten Ätzverfahren in ihrem oberen Bereich breiter als in ihrem unteren Bereich ist.

[0012] Die weiteren Druckschriften US-A-5 620 912, US-A-6 403 482, WO 01/50535 A, US 2001/025998 A1 sowie die Literaturstelle Anantha et al.: "Self-aligned IGFET with Silicon..." IBM Technical Disclosure zeigen lediglich weitere herkömmliche Feldeffekttransistoren sowie zugehörige Herstellungsverfahren, wobei jedoch eine Verbreiterung mit vorbestimmter Tiefe in einem oberen Bereich der Source- und Drainvertiefungen zur Realisierung von definiert flachen Kanal-Anschlussbereichen nicht bekannt ist.

[0013] Aus der Druckschrift JP 021 28 430 A ist ein Verfahren zur Herstellung eines Feldeffekttransistors bekannt, wobei zur Erzeugung von lokalen Source-/Drainisolationen eine Sauerstoffimplantation derart durchgeführt wird, dass Sauerstoffionen unmittelbar unterhalb der Source- und Draingebiete im Halbleitersubstrat implantiert und anschließend in eine vergrabene Siliziumdioxidschicht umgewandelt werden. Nachteilig ist hierbei jedoch die relativ ungenaue Ausbildung dieser vergrabenen Isolationsgebiete wie zum Beispiel ein unscharfer lateraler Übergang zwischen implantierten und nicht-implantierten Bereich, und insbesondere eine fehlende Anwendbarkeit derartiger Verfahren für Feldeffekttransistoren mit Strukturen im sub100nm-Bereich.

[0014] Ferner ist aus der Literaturstelle Shin H C et al.: "Thin gate oxide damage due to plasma processing", Semicond. Sci Technol., 1. Januar 1996, Seiten 463-473, XP055168864, ein Verfahren zur Herstellung eines Feldeffekttransistors unter Verwendung eines Plasma-Prozesses bekannt, wobei zur Reduzierung von Leckstrom-Phänomenen eine TEOS-Deckschicht als Hartmaske während eines Poly-Ätzens verwendet wird.

[0015] Der Erfindung liegt daher die Aufgabe zugrunde, ein vereinfachtes Verfahren zur Herstellung eines Feldeffekttransistors mit verbesserten elektrischen Eigenschaften zu schaffen.

[0016] Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.

[0017] Zur Realisierung von hochgenau definierten Kanal-Anschlussbereichen können demzufolge die Source- und Drainvertiefungen im oberen Bereich eine erste Vertiefung mit einer vorbestimmten Tiefe und eine zweite Vertiefung aufweisen, welche unter Verwendung von Spacern als Maske in den ersten Vertiefungen und im Halbleitersubstrat ausgebildet werden. Auf diese Weise können die gewünschten flachen Anschlussbereiche für die Kanalgebiete sehr präzise realisiert werden und es entfallen die üblicherweise angewendeten sehr flachen Implantationen, die Probleme durch diffusionsfördernde Wirkungen von Defekten sowie sehr kurze RTP-Ausheilschritte (Rapid Thermal Process) mit ihrer schlechten Reproduzierbarkeit oder eine Prä-Amorphisierung und Defektimplantationen. Insbesondere durch das Ausbilden einer Keimschicht in den Source- und Drainvertiefungen vor dem Entfernen der Spacer und dem abschließenden Ausbilden einer Halbleiterschicht auf der Keimschicht bis in einen Bereich der Substratoberfläche erhält man ein vereinfachtes Herstellungsverfahren für einen Feldeffekttransistor mit verbesserten Kanalanschlusseigenschaften.

[0018] Ferner können aufgrund von Vertiefungs-Seitenwandisolationsschichten die üblicherweise auftretenden hohen Leckströme sowie Junction-Kapazitäten in diesem Bereich wesentlich verringert werden.

[0019] Zur Verbesserung eines Abscheidevorgangs in den Source- und Drainvertiefungen kann die elektrisch leitende Füllschicht eine Keimschicht aufweisen, wodurch auch sehr schmale und tiefe Source- und Drainvertiefungen bzw. Löcher ausreichend gut aufgefüllt werden können.

[0020] Ferner kann sich die Vertiefungs-Seitenwandisolationsschicht auch in einen Bereich unterhalb des Gatedielektrikums bzw. unterhalb des Kanalgebietes hinein erstrecken. Man kann dadurch erreichen, dass Kurzkanaltransistoren vom Substrat isoliert werden und Langkanaltransistoren auf demselben Wafer eine Anschlussmöglichkeit an das Substrat erhalten. So werden sowohl für Digitalschaltungen als auch für Mixed Signal Schaltungen die optimalen Devices erzeugt. Dies ist besonders vorteilhaft für eine SoC (System on Chip) Integration.

[0021] In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

[0022] Die Erfindung wird nachfolgend an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.

[0023] Es zeigen:
Figur 1
eine vereinfachte Schnittansicht eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem ersten Ausführungsbeispiel;
Figur 2
eine vereinfachte Schnittansicht eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem zweiten Ausführungsbeispiel;
Figuren 3A bis 3I
vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem dritten Ausführungsbeispiel;
Figur 4
eine teilvergrößerte Schnittansicht eines Feldeffekttransistors gemäß dem dritten Ausführungsbeispiel; und
Figuren 5A und 5B
vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem vierten Ausführungsbeispiel.


[0024] Figur 1 zeigt eine vereinfachte Schnittansicht eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem ersten Ausführungsbeispiel, wobei in einem Halbleitersubstrat 1, welches vorzugsweise aus einem Siliziumhalbleitermaterial besteht, aktive Gebiete mittels eines STI-Verfahrens (Shallow Trench Isolation) zur Ausbildung von flachen Grabenisolierungen 2 ausgebildet werden. Diese flachen Grabenisolierungen 2 können beispielsweise streifenförmig im Halbleitersubstrat 1 ausgebildet sein, wodurch sich dazwischenliegende streifenförmige aktive Gebiete ergeben.

[0025] Der Feldeffekttransistor weist hierbei einen an der Oberfläche des Halbleitersubstrats 1 ausgebildeten Gatestapel G auf, der im Wesentlichen ein Gatedielektrikum wie z.B. eine Gateoxidschicht 3 sowie eine eigentliche Gate- bzw. Steuerschicht 4 aufweist. An den Seiten des Gatestapels G sind nunmehr im Halbleitersubstrat 1 eine Sourcevertiefung SV und eine Drainvertiefung DV voneinander beabstandet ausgebildet, wobei ein unterhalb des Gatedielektrikums 3 liegender Bereich ein Kanalgebiet darstellt. Als Vertiefungen können hierbei Aussparungen, Löcher, Gräben usw. mit einer entsprechenden Tiefe im Halbleitersubstrat 1 ausgebildet werden.

[0026] Gemäß Figur 1 ist in einem Bodenbereich der Sourcevertiefung SV und der Drainvertiefung DV jeweils eine Vertiefungs-Isolationsschicht VI ausgebildet, die eine lokale Source- und Drainisolation zum Halbleitersubstrat 1 darstellt und somit eine Junction-Kapazität eines jeweiligen Source- und Draingebietes wesentlich verringert. Im Gegensatz zu herkömmlichen mittels Sauerstoffimplantationen ausgebildeten Vertiefungs-Isolationsschichten sind die erfindungsgemäßen lokalen Source- und Drainisolationen eng begrenzt und sehr exakt in der Vertiefung ausgebildet. Ferner weist der Feldeffekttransistor eine elektrisch leitende Füllschicht F zur Realisierung der eigentlichen Source- und Draingebiete S und D auf, wobei die Füllschicht F an der Oberfläche der Vertiefungs-Isolationsschicht ausgebildet ist und die Source- und Drainvertiefungen SV und DV auffüllt.

[0027] Auf diese Weise erhält man einen Feldeffekttransistor mit lokaler Source- und Drainisolation, der eine wesentlich verringerte Junction-Kapazität an seinen Source- und Draingebieten S und D aufweist und darüber hinaus eine Anschlussmöglichkeit des zwischen dem Source- und Draingebiet liegenden Kanalgebietes ermöglicht. Auf diese Weise können insbesondere in Mixed-Signal-Schaltungen auch Feldeffekttransistoren mit langen Kanälen und hoher Linearität sowie hervorragenden Matchingeigenschaften realisiert werden. Ferner erhält man bei einer derartigen lokalen Source- und Drainisolation auch eine gegenüber SOI-Substraten weit verbesserte thermische Anbindung der Kanalgebiete an das Halbleitersubstrat 1. Insbesondere bei Feldeffekttransistoren mit lateralen Strukturen im sub100nm-Bereich bzw. < 100 nm können somit Feldeffekttransistoren mit weiter verbesserten elektrischen Eigenschaften auf relativ einfache Weise hergestellt werden. Abhängig von einer jeweiligen Art der Herstellung der Vertiefungs-Isolationsschicht VI und jeweiligen Abmessungen des Feldeffekttransistors können die Source- und Drainvertiefungen eine Tiefe von ca. 50 bis 300 nm aufweisen. Insbesondere bei senkrechten Seitenwänden der Vertiefungen SV und DV können hierbei die elektrischen Eigenschaften des Feldeffekttransistors sehr genau eingestellt werden.

[0028] Als Gatedielektrikum wird beispielsweise Siliziumdioxid verwendet, wobei jedoch auch andere dielektrische Schichten verwendet werden können. Als Gateschicht 4 wird vorzugsweise amorphes Silizium oder Polysilizium verwendet, wobei jedoch auch Metallgates oder andere Materialien Verwendung finden können. Insbesondere können für den Gatestapel G auch andere Schichtstrukturen realisiert werden, wie sie beispielsweise aus dem Bereich von nichtflüchtigen Speicherelementen bekannt sind (Flash-EPROM, E2PROM usw.).

[0029] Figur 2 zeigt eine vereinfachte Schnittansicht eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bzw. Schichten bezeichnen wie in Figur 1 und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

[0030] Im Ausführungsbeispiel gemäß Figur 2 besitzt die Vertiefungs-Isolationsschicht VI nicht nur eine im Bodenbereich der Source- und Drainvertiefungen SV und DV ausgebildete Vertiefungs-Bodenisolationsschicht, sondern darüber hinaus eine Vertiefungs-Seitenwandisolationsschicht, die jedoch das Gatedielektrikum 3 nicht berührt und somit einen definierten Kanal-Anschlussbereich KA zum Anschließen eines unter dem Gatedielektrikum 3 liegenden Kanalgebietes ermöglicht. Auf diese Weise erhält man Kanal-Anschlussbereiche KA, die sehr geringe Leckströme und weiter verringerte Junction-Kapazitäten aufweisen. Die üblicherweise verwendeten Verfahren zur Ausbildung von derartig flachen Anschlussbereichen mittels flacher Implantationen, Prä-Amorphisierung oder Defektimplantationen sowie kurze RTP-Ausheilschritte (Rapid Thermal Process) können somit vermieden werden. Aufgrund der sehr genau einstellbaren Abmessungen der Source- und Drainvertiefungen lassen sich auch die elektrischen Eigenschaften der damit ausgebildeten Feldeffekttransistoren sehr genau festlegen, wodurch man Halbleiterbauelemente mit wesentlich verringerten Junction-Kapazitäten erhält.

[0031] Die Extensions bzw. Anschlussbereiche KA können bei Verwendung von Polysilizium als Füllschicht F mittels Ausdiffusion realisiert werden, wodurch sich Dotierstoffprofile mit maximalem Gradienten ergeben.

[0032] Figuren 3A bis 3I zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation, wobei wiederum gleiche Bezugszeichen gleiche oder ähnliche Schichten bzw. Elemente wie in den Figuren 1 und 2 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

[0033] Gemäß Figur 3A wird zunächst in einem vorbereitenden Verfahren ein Gatestapel mit einer Gateschicht 4 und einem Gatedielektrikum 3 auf einem Halbleitersubstrat 1 ausgebildet. Bei einem derartigen üblicherweise als Gateprozess bezeichneten Verfahren wird zunächst ein (nicht dargestelltes) Padoxid an der Oberfläche des Halbleitersubstrats 1 abgeschieden und anschließend ein (nicht dargestelltes) Padnitrid an der Oberfläche des Padoxids ausgebildet. Anschließend wird mittels eines herkömmlichen STI-Verfahrens (Shallow Trench Isolation) eine flache Grabenisolierung 2 im Halbleitersubstrat 1 ausgebildet und daraufhin zumindest die Padnitridschicht wieder entfernt. Im Weiteren erfolgt eine oder mehrere Implantationen zur Ausbildung von Wannen- und/oder Kanaldotiergebieten im Halbleitersubstrat 1, wobei je nach auszubildender Halbleiterschaltung auch ein Mehrfach-Wannenaufbau realisiert werden kann. Anschließend erfolgt zur Ausbildung des Gatedielektrikums 3 vorzugsweise eine thermische Oxidation der Substratoberfläche SO, wodurch z.B. ein hochwertiges Gateoxid ausgebildet wird. Anschließend erfolgt zur Ausbildung der Gateschicht 4 beispielsweise eine Abscheidung von Polysilizium mit einer Dicke von beispielsweise 100 nm und an deren Oberfläche zur Ausbildung einer Hartmaskenschicht 5 beispielsweise eine TEOS-Isolationsschicht mit einer Dicke von ca. 50 nm abgeschieden wird. Zur Strukturierung von zumindest der Gateschicht 4 wird anschließend ein fotolithografisches Verfahren zunächst auf die Hartmaskenschicht 5 angewendet, wobei anschließend unter Verwendung der strukturierten Hartmaskenschicht 5 vorzugsweise mittels eines anisotropen Ätzverfahrens (RIE, Reactive Ionetching) die Gateschicht 4 strukturiert wird. Abschließend kann eine weitere thermische Oxidation oder Oxid-Abscheidung zur Ausbildung einer Gate-Seitenwandisolationsschicht 6 an den Seitenwänden der Gateschicht 4 durchgeführt werden, wodurch man eine ca. 6 nm dicke Schutzschicht erhält. Die Gate-Seitenwandisolationsschicht 6 dient hierbei als Ätzstoppschicht für spätere Ätzschritte sowie als seitliche Schutzschicht für das relativ empfindliche Gatedielektrikum 3.

[0034] Auf diese Weise erhält man die in Figur 3A dargestellte Schnittansicht, wobei auch alternative Verfahren zum Ausbilden und Strukturieren eines Gatestapels mit einer Gateschicht 4 und einem Gatedielektrikum 3 auf einem Halbleitersubstrat 1 durchgeführt werden können.

[0035] Anschließend werden im Halbleitersubstrat 1 Source- und Drainvertiefungen am Gatestapel ausgebildet.

[0036] Gemäß Figur 3B werden zunächst erste Vertiefungen V1 zur Realisierung von Kanal-Anschlussbereichen KA im Halbleitersubstrat 1 ausgebildet wobei vorzugsweise mittels eines anisotropen Ätzverfahrens wie z.B. RIE (Reactive Ion Etching) aber auch nasschemisch eine d1 = 10 bis 50 nm tiefe Aussparung ausgebildet wird. Die Tiefe dieser ersten Vertiefung V1 dient hierbei als Optimierungsparameter für die Herstellung der Extension bzw. des Kanal-Anschlussbereiches.

[0037] Optional kann zu diesem Zeitpunkt eine (nicht dargestellte) erste dünne Halbleiter-Schutzschicht zumindest im Bereich des Kanal-Anschlussbereiches KA und vorzugsweise ganzflächig ausgebildet werden, um die Halbleiteroberfläche (Silizium) vor einer nachfolgenden Nitridabscheidung zu schützen, die im Allgemeinen problematisch für Siliziumhalbleitermaterialien ist. Vorzugsweise besteht diese erste Halbleiterschutzschicht demzufolge aus einer Siliziumoxidschicht.

[0038] Anschließend werden gemäß Figur 3B Spacer 7 am Gatestapel ausgebildet, wobei der Gatestapel sich im Wesentlichen aus dem Gatedielektrikum 3, der Gateschicht 4, der Hartmaskenschicht 5 und der (eventuell vorhandenen) Gate-Seitenwandisolationsschicht 6 zusammensetzt. Vorzugsweise werden die Spacer 7 durch konformales, d.h. gleichmäßig dickes, Abscheiden von Siliziumnitrid auf der zur Verfügung stehenden Oberfläche und einem nachfolgenden anisotropen Rückätzen ausgebildet, wobei für die Abscheidung beispielsweise ein LPCVD-Verfahren (Low Pressure Chemical Vapor Deposition) verwendet wird. Wiederum ist auch die Dicke der Spacer 7 ein Optimierungsparameter für den Kanal-Anschlussbereich KA, wobei vorzugsweise Spacerdicken von ca. 10 bis 30 nm besonders günstige Anschlusseigenschaften ergeben.

[0039] Vorzugsweise werden die ersten Vertiefungen V1 unter Verwendung des Gatestapels und der flachen Grabenisolierung 2 als Maske ausgebildet, wodurch man im Wesentlichen selbstjustierende Verfahren für eine erste Vertiefung V1 erhält.

[0040] Gemäß Figur 3C werden nunmehr unter Verwendung der am Gatestapel ausgebildeten Spacer 7 sowie der an der flachen Grabenisolierung 2 ausgebildeten weiteren Spacer 7A als Maske innerhalb der ersten Vertiefungen V1 zweite Vertiefungen V2 im Halbleitersubstrat 1 ausgebildet. Genauer gesagt wird beispielsweise mittels eines Silizium-RIE-Verfahrens eine zweite Vertiefung V2 mit einer Tiefe d2 von ca. 40 bis 250 nm ausgebildet, wodurch sich eine Gesamttiefe für die Source- und Drainvertiefungen SV und DV von d1 + d2 = ca. 50 bis 300 nm, von der Substratoberfläche SO gemessen, ergibt.

[0041] Abschließend erfolgt zur Ausbildung einer Vertiefungs-Isolationsschicht zumindest in einem Bodenbereich der Source- und Drainvertiefungen SV und DV zunächst eine Ausbildung einer Isolations-Maskenschicht 8. Vorzugsweise erfolgt hierbei eine Nitrierung des exponierten Halbleitermaterials bzw. Siliziums mit NH3 innerhalb eines Temperaturbereiches von 600 bis 900°C. Alternativ kann jedoch auch eine Nitridabscheidung zur Realisierung der Isolations-Maskenschicht 8 durchgeführt werden. Die angestrebte Siliziumnitriddicke bzw. Dicke der Isolations-Maskenschicht 8 beträgt beispielsweise ca. 1 bis 5 nm. Grundsätzlich kann wiederum eine zusätzliche dünne Oxid-Pufferschicht (nicht dargestellt) unter dem abgeschiedenen Nitrid zum Schutz des Halbleitermaterials erzeugt werden.

[0042] Gemäß Figur 3D erfolgt in einem nachfolgenden Schritt ein Entfernen der Isolations-Maskenschicht 8 zumindest im Bodenbereich der Source- und Drainvertiefungen SV und DV, wobei vorzugsweise ein anisotropes Ätzverfahren und insbesondere ein RIE-Nitridätzverfahren zum Freilegen der Bodenbereiche durchgeführt wird. Bei einer ganzflächigen Abscheidung der Isolations-Maskenschicht 8 werden hierbei lediglich die horizontalen Flächen freigelegt.

[0043] Anschließend wird eine Vertiefungs-Bodenisolationsschicht 9 jeweils in den freigelegten Bodenbereichen der Source- und Drainvertiefungen SV und DV ausgebildet, wobei beispielsweise eine thermische Oxidation auf das freigelegte Halbleitermaterial durchgeführt wird. Hierdurch wird beispielsweise eine Siliziumoxidschicht mit einer Dicke von 20 bis 40 nm im Bodenbereich der Source- und Drainvertiefungen ausgebildet.

[0044] Alternativ zur thermischen Oxidation kann auch ein sogenanntes SELOX-Verfahren (Selective Oxid Deposition Process) zur selektiven Abscheidung einer Isolierschicht nur im Bodenbereich der Source- und Drainvertiefungen SV und DV durchgeführt werden. Demzufolge sind die Tiefen für die Source- und Drainvertiefungen abhängig von einem jeweils ausgewählten Herstellungsverfahren für die Vertiefungs-Bodenisolationsschicht 9 zu wählen. Hinsichtlich der weiteren technischen Details insbesondere des SELOX-Verfahrens wird insbesondere auf die Literaturstelle N. Elbel, et al "A new STI-process based on selective oxide deposition" at Symposium on VLSI-Technology 1998 verwiesen.

[0045] Die Isolations-Maskenschicht 8 erlaubt demzufolge nicht nur, die horizontalen und die vertikalen Flächen separat zu oxidieren, sondern reduziert darüber hinaus den mechanischen Stress im Kanalbereich.

[0046] Gemäß Figur 3E kann ferner optional die verbleibende Isolations-Maskenschicht 8 auch an den Seitenwänden der Source- und Drainvertiefungen SV und DV entfernt werden und Vertiefungs-Seitenwandisolationsschichten 8A in den freigelegten Seitenwandbereichen der Vertiefungen ausgebildet werden. Genauer gesagt wird zur Entfernung der dünnen Nitridschicht 8 an den Seitenwänden ein kurzzeitiger Ätzschritt und anschließend eine thermische Oxidation bei einer Temperatur von ca. 800°C oder eine Nass-Oxidation zur Herstellung einer ca. 5 bis 20 nm dicken Vertiefungs-Seitenwandisolationsschicht 8A durchgeführt. Vorzugsweise werden die Vertiefungs-Bodenisolationsschicht 9 sowie die Vertiefungs-Seitenwandisolationsschicht 8A als Siliziumdioxidschichten ausgebildet.

[0047] Nachfolgend wird nunmehr ein Auffüllen der zumindest teilweise isolierten Source- und Drainvertiefungen SV und DV mit einer Füllschicht durchgeführt, wobei zunächst eine Keimschicht bzw. Seedlayer 10 zur Realisierung einer späteren selektiven Abscheidung von Polysilizium ausgebildet wird. Beispielsweise erfolgt eine Abscheidung einer dünnen dotierten oder undotierten amorphen oder polykristallinen Halbleiterschicht, wobei vorzugsweise Silizium oder SiGe verwendet wird, jedoch auch alternative Materialien als Keimschicht 10 verwendet werden können. Anschließend erfolgt zur Ausbildung einer Keim-Schutzschicht 11 eine kurze Oxidation oder Nitrierung der Keimschicht 10 und abschließend eine Ausbildung einer Keim-Maskenschicht 12, wobei vorzugsweise eine Resistabscheidung ganzflächig durchgeführt wird. Nach einer Planarisierung der Keim-Maskenschicht 12 mittels beispielsweise eines chemisch-mechanischen Polierverfahrens (CMP) unter Verwendung der Keim-Schutzschicht 11 als Stoppschicht erhält man die in Figur 3E dargestellte Schnittansicht.

[0048] Gemäß Figur 3F wird anschließend die Keim-Maskenschicht 12 bis in die Source- und Drainvertiefungen SV und DV zurückgebildet, wobei beispielsweise eine Resist-Ätzung nach einer vorbestimmten Zeit durchgeführt wird. Eine derartige Rückbildung kann relativ genau durchgeführt werden, da die Höhe des Gatestapels üblicherweise sehr genau bekannt ist. Unter Verwendung der bis in die Source- und Drainvertiefungen zurückgebildeten Keim-Maskenschicht 12 erfolgt nunmehr ein teilweises Entfernen der Keim-Schutzschicht 11, d.h. die Oxid- und/oder Nitridschicht werden bis auf den von der Keim-Maskenschicht 12 bedeckten Bereich entfernt. Anschließend erfolgt ein Entfernen der zurückgebildeten Keim-Maskenschicht 12, wobei vorzugsweise ein Resiststrip durchgeführt wird.

[0049] Gemäß Figur 3G wird nachfolgend unter Verwendung der in den Source- und Drainvertiefungen SV und DV verbleibenden Keim-Schutzschicht 11 als Maske wird nunmehr die Keimschicht 10 teilweise entfernt, wobei beispielsweise ein nasschemisches Silizium-Ätzverfahren durchgeführt wird. Abschließend wird auch die verbliebene Keim-Schutzschicht 11 vollständig entfernt. Zum Entfernen der Keim-Schutzschicht 11 wird wiederum ein Nitrid- und/oder ein Oxid-Ätzverfahren durchgeführt.

[0050] Die in den Source- und Drainvertiefungen SV und DV verbleibende amorphe oder polykristalline Keimschicht 10 erlaubt nunmehr eine selektive Abscheidung bzw. ein Aufwachsen von Halbleitermaterial auf dieser Schicht, wobei die restlichen Bereiche, die von Oxid bedeckt sind, von dieser Aufwachsschicht 13 freibleiben.

[0051] Gemäß Figur 3H werden zunächst die Spacer 7 am Gatestapel sowie die Spacer 7A an der flachen Grabenisolierung 2 entfernt, um die Kanal-Anschlussbereiche KA freizulegen. Vorzugsweise wird dies mittels einer nasschemischen Nitridätzung durchgeführt.

[0052] Optional kann zur Verhinderung einer Körnerbildung während eines nachfolgenden Aufwachsvorganges im Kanal-Anschlussbereich eine sehr dünne Interface-Schicht (nicht dargestellt) beispielweise aus Siliziumdioxid oder Siliziumnitrid ausgebildet werden. Anschließend erfolgt das Ausbilden der Aufwachsschicht 13 auf der Keimschicht 10 bis in einen Bereich der Substratoberfläche SO, wobei insbesondere eine (zu Siliziumdioxid) selektive Abscheidung von dotiertem oder undotiertem amorphen oder polykristallinen Halbleitermaterial bis zu einer Dicke von ca. 50 bis 400 nm erfolgt. Bei diesem Schritt werden insbesondere die unterschiedlichen Prozessbedingungen für die Abscheidung von amorphem oder polykristallinem Silizium auf verschiedenen Unterlagen ausgenutzt. Es entsteht somit eine sogenannte "raised source/drain"-Struktur.

[0053] Gemäß Figur 3I werden in einem nachfolgenden Schritt Implantations-Spacer 14 an den Seitenwänden des Gatestapels bzw. der Gate-Seitenwandisolationsschicht 6 ausgebildet. Vorzugsweise bestehen diese Implantations-Spacer 14 wiederum aus einer Siliziumnitridschicht. Anschließend kann die Hartmaskenschicht 5 unter Verwendung einer Oxidätzung entfernt werden, wobei die Grabenisolierungen 2 und die TEOS-Hartmaskenschicht zurückgebildet werden, jedoch die Gate-Seitenwandisolationsschichten 6 von den Implantations-Spacern 14 geschützt werden. Abschließend erfolgt eine Implantation I von Dotierstoffen zur Dotierung der freigelegten Gateschicht 4 sowie der Aufwachsschicht 13 und gegebenenfalls der Keimschicht 10. Diese Implantation erfolgt wie üblich mittels Resist-Maskentechnik, wobei zur Aktivierung der Dotierstoffe ferner ein thermischer Ausheilschritt durchgeführt werden kann.

[0054] Die Anschlüsse von Source und Drain erfolgen nunmehr über eine Ausdiffusion aus diesen hochdotierten Polysiliziumschichten, wobei wegen der hohen Diffusionskonstante entlang der Korngrenzen das dotierte polykristalline bzw. amorphe Halbleitermaterial wie eine unendliche Dotierstoffquelle wirkt. Die sich daraus ergebenden Vorteile sind sehr steile Diffusionsflanken und hohe Dotierungen. Da die Implantation I der Source- und Draingebiete S und D unmittelbar in das amorphe oder polykristalline Halbleitermaterial stattfindet, wird die Unterdiffusion der Kanal-Anschlussbereiche KA nicht von Implantationsdefekten bestimmt, da diese an den Polysilizium-Korngrenzen rekombinieren. Aufgrund dieser Tatsache ist es möglich, größere Temperaturbudgets einzusetzen, um eine bessere Prozesskontrolle und eine höhere Aktivierung der Dotierstoffe zu erreichen.

[0055] Alternativ zu der Abscheidung von undotiertem Halbleitermaterial bzw. Silizium kann auch insitu-dotiertes Halbleitermaterial abgeschieden werden. Hierzu wird der Wafer mit einer Maskenschicht bedeckt und dann selektiv der Bereich für z.B. NFET-Transistoren geöffnet. Nur in diesem Bereich wird dann dotiertes Halbleitermaterial abgeschieden. Für PFET-Transistoren wird der Vorgang entsprechend wiederholt.

[0056] Figur 4 zeigt eine vereinfachte Teilschnittansicht zur Darstellung der Kanal-Anschlussbereiche bei Verwendung von undotiertem oder dotiertem Halbleitermaterial gemäß dem vorstehend beschriebenen dritten Ausführungsbeispiel.

[0057] Figuren 5A und 5B zeigen vereinfachte Schnittansichten wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation gemäß einem vierten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bzw. Schichten wie in den Figuren 1 bis 4 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

[0058] Gemäß dem vorliegenden vierten Ausführungsbeispiel werden sogenannte Feldeffekttransistoren mit "fully depleted"-Kanalgebieten, d.h. vollständig verarmten Kanalgebieten beschrieben. Derartige Feldeffekttransistoren sind insbesondere bei der Realisierung von schnellen Kurzkanaltransistoren erwünscht, da sich dadurch wesentlich erhöhte Geschwindigkeiten sowie Taktfrequenzen realisieren lassen.

[0059] Die Figuren 5A und 5B entsprechen hierbei den Verfahrensschritten gemäß 3D und 3E, wobei zur Realisierung der vollständig verarmten Kanalgebiete eine Vertiefungs-Seitenwand-isolationsschicht 8A ausgebildet wird, die sich weit in einen Bereich unterhalb des Gatedielektrikums 3 erstreckt. Genauer gesagt wird beispielsweise mittels Oxidation der freigelegten Seitenwände der Source- und Drainvertiefungen SV und DV eine große Dicke der Vertiefungs-Seitenwandisolationsschicht 8A erzeugt, die in einem Bereich von 20 bis 30 nm liegt. Aufgrund dieser hohen Dicke ergibt sich ein Abschnüren des sogenannten Bodys bzw. Kanalgebietes, wodurch man eine vollständig verarmte Struktur im Kanalgebiet erhält.

[0060] Die Vorteile eines derartigen Feldeffekttransistors liegen insbesondere bei Realisierung von Schaltungen mit Transistoren unterschiedliche Kanallängen darin, dass die Transistoren mit kurzer Kanallänge die in Figur 5B dargestellten fully depleted-Strukturen mit ihren zugehörigen Leistungsvorteilen aufweisen, wie sie auch aus SOI-Halbleiterschaltungen bekannt sind, während die Transistoren mit großer Kanallänge, wie sie für Mixed-Signal-Schaltungen auch verwendet werden, weiterhin das Verhalten von Bulk-Transistoren zeigen und demzufolge in gewohnter Weise einen Wannenanschluss zur Festlegung eines Potentials im Kanalgebiet besitzen. Demzufolge können auf diese Weise quasi-SOI-Transistoren und sogenannte Bulk-Transistoren gleichzeitig auf einem Chip ohne Verwendung von zusätzlichen Masken sozusagen selbstjustierend bzw. automatisch hergestellt werden. Dies bedeutet insbesondere einen Vorteil für SoC-Schaltungen, wo schnelle Digitalschaltungen und Mixed-Signal-Schaltungen auf einem Chip realisiert werden sollen.

[0061] Die Erfindung wurde vorstehend an Hand von Silizium-Halbleiterschaltungen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch Halbleiterschaltungen mit alternativen Halbleitermaterialien. In gleicher Weise können insbesondere für die Gateschicht und die Füllschicht auch alternative Materialien verwendet werden.


Ansprüche

1. Verfahren zur Herstellung eines Feldeffekttransistors mit lokaler Source-/Drainisolation mit den Schritten:

a) Ausbilden und Strukturieren eines Gatestapels mit einer Gateschicht (4) und einem Gatedielektrikum (3) auf einem Halbleitersubstrat (1), wobei eine Abscheidung von Halbleitermaterial zur Ausbildung der Gateschicht (4) durchgeführt wird;

b) Ausbilden von Source- und Drainvertiefungen (SV, DV, V1, V2) am Gatestapel (3, 4, 5, 6) im Halbleitersubstrat (1), wobei aufeinanderfolgend erste Vertiefungen (V1) zur Realisierung von Kanal-Anschlussbereichen (KA) im Halbleitersubstrat (1), Spacer (7) am Gatestapel (3, 4, 5, 6), und zweite Vertiefungen (V2) unter Verwendung der Spacer (7) als Maske in den ersten Vertiefungen (V1) und im Halbleitersubstrat (1) ausgebildet werden;

c) Ausbilden einer Vertiefungs-Isolationsschicht (8, 8A, 9) zumindest in einem Bodenbereich der Source- und Drainvertiefungen (SV, DV); und

d) Auffüllen der zumindest teilweise isolierten Source- und Drainvertiefungen (SV, DV) mit einer Füllschicht (F; 10, 13) zur Realisierung von Source- und Draingebieten (S, D),

dadurch gekennzeichnet, dass
in Schritt a)
ein STI-Verfahren zur Ausbildung von flachen Grabenisolierungen (2);
eine Implantation zur Ausbildung von Wannen- und/oder KanalDotiergebieten im Halbleitersubstrat (1);
eine thermische Oxidation zur Ausbildung des Gatedielektrikums (3);
eine TEOS-Abscheidung zur Ausbildung einer Hartmaskenschicht (5) ;
ein lithografisches Verfahren zur Strukturierung von zumindest der Gateschicht (4) unter Verwendung der Hartmaskenschicht (5); und
eine weitere thermische Oxidation zur Ausbildung einer Gate-Seitenwandisolationsschicht (6) an den Seitenwänden der Gateschicht (4) durchgeführt wird, wobei die Spacer (7) nach der TEOS-Abscheidung, dem lithografischen Verfahren und der weiteren thermischen Oxidation ausgebildet werden, und wobei in Schritt d)
zunächst eine Keimschicht (10) in den Source- und Drainvertiefungen (SV, DV) ausgebildet wird, anschließend die Spacer (7) entfernt werden und abschließend eine Halbleiterschicht (13) auf der Keimschicht (10) bis in einen Bereich der Substratoberfläche (SO) ausgebildet wird.
 
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass die ersten Vertiefungen (V1) unter Verwendung des Gatestapels (3, 4, 5, 6) und der flachen Grabenisolationsschicht (2) als Maske bis zu einer ersten Tiefe (d1) von 10 bis 50 nm von der Substratoberfläche (SO) durch anisotropes Ätzen ausgebildet werden.
 
3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Ausbilden der Spacer (7) eine erste Halbleiter-Schutzschicht zumindest an den Kanal-Anschlussbereichen (KA) ausgebildet wird.
 
4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Spacer (7) durch konformales Abscheiden von Siliziumnitrid und anisotropes Rückätzen ausgebildet werden.
 
5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die zweiten Vertiefungen (V2) bis zu einer Tiefe (d1+d2) von 50 bis 300 nm von der Substratoberfläche (SO) durch anisotropes Ätzen ausgebildet werden.
 
6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass
in Schritt c)
eine Isolations-Maskenschicht (8) in den Source- und Drainvertiefungen (SV, DV) ausgebildet und zumindest im Bodenbereich wieder entfernt wird; und
jeweils eine Vertiefungs-Bodenisolationsschicht (9) im freigelegten Bodenbereich ausgebildet wird.
 
7. Verfahren nach Patentanspruch 6, dadurch gekennzeichnet, dass ferner
die verbleibende Isolations-Maskenschicht (8) auch an den Seitenwänden der Vertiefungen entfernt; und
Vertiefungs-Seitenwandisolationsschichten (8A) in den freigelegten Seitenwandbereichen der Vertiefungen ausgebildet werden.
 
8. Verfahren nach Patentanspruch 6 oder 7, dadurch gekennzeichnet, dass
als Isolations-Maskenschicht (8) eine Siliziumnitridschicht; und
als Vertiefungs-Boden- und/oder Seitenwand-Isolationsschicht (9, 8A) eine Siliziumdioxidschicht ausgebildet wird.
 
9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass
in Schritt d)

d1) die Keimschicht (10), eine Keim-Schutzschicht (11) und eine Keim-Maskenschicht (12) ganzflächig ausgebildet wird; d2) die Keim-Maskenschicht (12) bis in die Source- und Drainvertiefungen (SV, DV) zurückgebildet wird;

d3) die Keim-Schutzschicht (11) unter Verwendung der Keim-Maskenschicht (12) als Maske teilweise entfernt wird;

d4) die zurückgebildete Keim-Maskenschicht (12) entfernt wird;

d5) die Keimschicht (10) unter Verwendung der Keim-Schutzschicht (11) als Maske teilweise entfernt wird; und

d6) die Keim-Schutzschicht (11) vollständig entfernt wird.


 
10. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, dass
in Schritt d)

d7) Implantations-Spacer (14) am Gatestapel (3, 4, 6) ausgebildet;

d8) die Hartmaskenschicht (5) entfernt; und

d9) eine Implantation (I) zur Dotierung der Gateschicht (4) sowie der Halbleiterschicht (13) durchgeführt werden.


 


Claims

1. Method for fabricating a field-effect transistor with local source/drain insulation, having the following steps:

a) formation and patterning of a gate stack with a gate layer (4) and a gate dielectric (3) on a semiconductor substrate (1), wherein a deposition of semiconductor material is carried out for forming the gate layer (4);

b) formation of source and drain depressions (SV, DV, V1, V2) at the gate stack (3, 4, 5, 6) in the semiconductor substrate (1), wherein successively first depressions (V1) are formed for realizing channel connection regions (KA) in the semiconductor substrate (1), spacers (7) are formed at the gate stack (3, 4, 5, 6), and second depressions (V2) are formed using the spacers (7) as a mask in the first depressions (V1) and in the semiconductor substrate (1);

c) formation of a depression insulation layer (8, 8A, 9) at least in a bottom region of the source and drain depressions (SV, DV); and

d) filling of the at least partially insulated source and drain depressions (SV, DV) with a filling layer (F; 10, 13) for realizing source and drain regions (S, D),

characterized in that,
in step a),
an STI method is carried out for forming shallow trench isolations (2);
an implantation is carried out for forming well and/or channel doping regions in the semiconductor substrate (1);
a thermal oxidation is carried out for forming the gate dielectric (3);
a TEOS deposition is carried out for forming a hard mask layer (5);
a lithographic method is carried out for patterning at least the gate layer (4) using the hard mask layer (5); and
a further thermal oxidation is carried out for forming a gate sidewall insulation layer (6) at the sidewalls of the gate layer (4), wherein the spacers (7) are formed after the TEOS deposition, the lithographic method and the further thermal oxidation, and wherein
in step d)
firstly a seed layer (10) is formed in the source and drain depressions (SV, DV), then the spacers (7) are removed and, finally, a semiconductor layer (13) is formed on the seed layer (10) right into a region of the substrate surface (SO).
 
2. Method according to Patent Claim 1, characterized in that the first depressions (V1) are formed using the gate stack (3, 4, 5, 6) and the shallow trench isolation layer (2) as a mask down to a first depth (d1) of 10 to 50 nm from the substrate surface (SO) by means of anisotropic etching.
 
3. Method according to Patent Claim 1 or 2, characterized in that, before the formation of the spacers (7), a first semiconductor protection layer is formed at least at the channel connection regions (KA).
 
4. Method according to one of Patent Claims 1 to 3, characterized in that the spacers (7) are formed by conformal deposition of silicon nitride and anisotropic etching-back.
 
5. Method according to one of Patent Claims 1 to 4, characterized in that the second depressions (V2) are formed down to a depth (d1+d2) of 50 to 300 nm from the substrate surface (SO) by means of anisotropic etching.
 
6. Method according to one of Patent Claims 1 to 5, characterized in that,
in step c),
an insulation mask layer (8) is formed in the source and drain depressions (SV, DV) and removed again at least in the bottom region; and
a depression bottom insulation layer (9) is in each case formed in the uncovered bottom region.
 
7. Method according to Patent Claim 6, characterized in that, furthermore,
the remaining insulation mask layer (8) is also removed at the sidewalls of the depressions; and
depression sidewall insulation layers (8A) are formed in the uncovered sidewall regions of the depressions.
 
8. Method according to Patent Claim 6 or 7, characterized in that
a silicon nitride layer is formed as insulation mask layer (8); and
a silicon dioxide layer is formed as depression bottom and/or sidewall insulation layer (9, 8A).
 
9. Method according to one of Patent Claims 1 to 8, characterized in that,
in step d),

d1) the seed layer (10), a seed protection layer (11) and a seed mask layer (12) are formed over the whole area;

d2) the seed mask layer (12) is caused to recede right into the source and drain depressions (SV, DV);

d3) the seed protection layer (11) is partially removed using the seed mask layer (12) as a mask;

d4) the seed mask layer (12) that was caused to recede is removed;

d5) the seed layer (10) is partially removed using the seed protection layer (11) as a mask; and

d6) the seed protection layer (11) is completely removed.


 
10. Method according to Patent Claim 9, characterized in that,
in step d),

d7) implantation spacers (14) are formed at the gate stack (3, 4, 6);

d8) the hard mask layer (5) is removed; and

d9) an implantation (I) is carried out for doping the gate layer (4) and also the semiconductor layer (13).


 


Revendications

1. Procédé de fabrication d'un transistor à effet de champ avec isolation source-drain locale, comprenant les stades :

a) formation et structuration d'un empilement de grille ayant une couche (4) de grille et un diélectrique (3) de grille sur un substrat (1) semiconducteur, un dépôt de matériau semiconducteur étant effectué pour constituer la couche (47) de grille ;

b) formation de cavités (SV, DV, V1, V2) de source et de drain à l'empilement (3, 4, 5, 6) de grille dans le substrat (1) semiconducteur, des premières cavités (V1) successives étant formées pour la réalisation de régions (KA) de borne de canal dans le substrat (1) semiconducteur, d'espaceurs (7) à l'empilement (3, 4, 5, 6) de grille et des deuxièmes cavités (V2) étant formées en utilisant les espaceurs (7) comme masques dans les premières cavités (V1) et dans le substrat (1) semiconducteur ;

c) formation d'une couche (8, 8A, 9) d'isolation de cavité au moins dans la région de fond des cavités (SV, DV) de source et de drain et

d) remplissage des cavités (SV, DV) de source et de drain, isolées au moins en partie, par une couche (f; 10, 13) de remplissage pour la réalisation de zones (S, D) de source et de drain,

caractérisé en ce que
on utilise au stade a)
un procédé STI de formation d'isolations (2) plates en sillon ;
une implantation de formation de zones de dopage de cuvette et/ou de canal dans le substrat (1) semiconducteur ;
une oxydation thermique pour former le diélectrique (3) de grille ;
un dépôt TEOS pour former une couche (5) de masque dur ;
un procédé lithographique pour structurer au moins la couche (4) de grille en utilisant la couche (5) de masque dur et
une autre oxydation thermique pour former une couche (6) d'isolation de paroi latérale de grille sur les parois latérales de la couche (4) de grille, les espaceurs (7) étant formés après le dépôt TEOS, le procédé lithographique et la deuxième oxydation thermique et dans lequel, dans le stade d) on forme d'abord une couche (10) de germe dans les cavités (SV, DV) de source et de drain, on élimine ensuite les espaceurs (7) et finalement on forme une couche (13) semiconductrice sur la couche (10) de germe jusque dans une région de la surface (SO) du substrat.
 
2. Procédé suivant la revendication 1, caractérisé en ce qu'on forme les premières cavités (V1) par attaque anisotrope en utilisant l'empilement (3, 4, 5, 6) de grille et la couche (2) plate d'isolation en sillon comme masque jusqu'à une première profondeur (d1) de 10 à 50 nm à partir de la surface (SO) du substrat.
 
3. Procédé suivant la revendication 1 ou 2, caractérisé en ce que, avant la formation des espaceurs (7), on forme une première couche de protection semiconductrice au moins sur les régions (KA) de borne de canal.
 
4. Procédé suivant l'une des revendications 1 à 3, caractérisé en ce qu'on forme les espaceurs (7) par dépôt conforme de nitrure de silicium et attaque anisotrope en retour.
 
5. Procédé suivant l'une des revendications 1 à 4, caractérisé en ce qu'on forme les deuxièmes cavités (V2) par attaque anisotrope jusqu'à une profondeur (d1+d2) de 50 à 300 nm à partir de la surface (SO) du substrat.
 
6. Procédé suivant l'une des revendications 1 à 5, caractérisé en ce que
au stade c)
on forme une couche (8) de masque d'isolation dans les cavités (SV, DV) de source et de drain et on l'élimine à nouveau au moins dans la région du fond et
on forme respectivement une couche (9) d'isolation du fond de cavité dans la région du fond mise à nu.
 
7. Procédé suivant la revendication 6, caractérisé en ce que
on élimine la couche (8) de masque d'isolation restante, également sur les parois latérales des cavités et
on forme des couches (8A) d'isolation de paroi latérale de cavités dans les régions de paroi latérale mises à nu des cavités.
 
8. Procédé suivant la revendication 6 ou 7, caractérisé en ce que
on forme une couche de nitrure de silicium comme couche (8) de masque d'isolation et
on forme une couche de dioxyde de silicium comme couche (9, 8A) d'isolation de fond de cavité et/ou de paroi latérale.
 
9. Procédé suivant l'une des revendications 1 à 8, caractérisé en ce que
au stade d)

d1) on forme la couche (10) de germe, une couche (11) de protection de germe et une couche (12) de masque de germe sur toute la surface ;

d2) on reforme la couche (12) de masque de germe jusque dans les cavités (SV, DV) de source et de drain ;

d3) on élimine en partie la couche (11) de protection de germe en utilisant la couche (12) de masque de germe comme masque ; d4) on élimine la couche (12) de masque de germe reformée ;

d5) on élimine en partie la couche (10) de germe en utilisant la couche (11) de protection de germe comme masque et

d6) on élimine complètement la couche (11) de protection de germe.


 
10. Procédé suivant la revendication 9, caractérisé en ce que au stade d)

d7) on forme des espaceurs (14) d'implantation à l'empilement (3, 4, 6) de grille ;

d8) on élimine la couche (5) de masque dur et

d9) on effectue une implantation (I) pour doper la couche (4) de grille, ainsi que la couche (13) semiconductrice.


 




Zeichnung




















Angeführte Verweise

IN DER BESCHREIBUNG AUFGEFÜHRTE DOKUMENTE



Diese Liste der vom Anmelder aufgeführten Dokumente wurde ausschließlich zur Information des Lesers aufgenommen und ist nicht Bestandteil des europäischen Patentdokumentes. Sie wurde mit größter Sorgfalt zusammengestellt; das EPA übernimmt jedoch keinerlei Haftung für etwaige Fehler oder Auslassungen.

In der Beschreibung aufgeführte Patentdokumente




In der Beschreibung aufgeführte Nicht-Patentliteratur