Signalumsetzschaltung

Abstract

 Zum Umsetzen von kleinhubigen Eingangssignalen in großhubige Ausgangssignale, insbesondere zum Ansteuern von C-MOS-­Bausteinen mit TTL- oder ECL-Signalen, werden zwei kreuz­gekoppelte C-MOS-Inverterschaltungen (Tpb',Tnb',Tpb",Tnb") durch eine in deren Verbindungen zum (Masse-) Potential (U_SS) eingefügte, das Eingangssignal in einer Taktflanke abtastende Ansteuer­schaltung (A) zu einem bistabilen Kippglied (B) wirksam zusammen­geschaltet, das dabei je nach dem Eingangssignal in den einen oder anderen stabilen Zustand kippt; den zwei C-MOS-Inverterschaltungen (Tpb'Tnb',Tpb",Tnb") ist eine Leistungsstufe (LS) mit zwei weiteren C-MOS-Invertern (Tpl',Tnl',Tpl",Tnl") nachgeschaltet. Die An­steuerschaltung (A) kann mit dem Ansteuersignal allein oder zusätzlich auch mit einem externen Referenzsignal bzw. dem negierten Eingangssignal beaufschlagt sein. Der Leistungsstufe (LS) kann eine Ausgangsstufe mit zwei Ein­kanal-MOS-Gegentaktschaltungen oder mit zwei Einkanal-­MOS-Sourcefolgerschaltungen mit Flip-Flop-Rückkopplung ihrer Treibertransistoren nachgeschaltet sein.

Beschreibung

[0001] Bei hoch- und höchstintegrierten (VLSI-)Bausteinen tritt häufig das Problem auf, daß angelieferte kleinhubige Eingangs­signale, beispielsweise TTL-Signale, in großhubige Ausgangs­signale, beispielsweise Signale zum Ansteuern von C-MOS­Bausteinen, umgesetzt werden müssen.

[0002] Zur Umsetzung eines TTL-Taktsignals in ein MOS-Taktsignal ist (aus DE-OS 32 20 063) eine Taktumsetzschaltung bekannt, die eine TTL-Eingangsinverterstufe, eine Rücksetztaktstufe mit drei Invertern und eine Leistungstaktstufe aufweist, die ihrerseits aus einer Schaltstufe, einer Verzögerungs­stufe mit zwei Invertern und einer Endstufe mit ebenfalls zwei Invertern besteht, wobei die Rücksetztaktstufe und die Leistungsstufe direkt von der Eingangsinverterstufe aktiviert werden und die Rücksetztaktstufe zwei Rücksetzsignale an die Leistungsstufe liefert. Diese bekannte Signalumsetzschal­tung, die an sich eine relativ verlustleistungsarme Taktum­setzung in großhubige Taktsignale mit steilen Signalflanken bei hoher Belastung ermöglicht, ist in ihrer Empfindlichkeit und damit in ihrer Schnelligkeit insofern begrenzt, als sie auf Änderungen des Eingangssignals jeweils erst dann reagiert, wenn dieses mit seiner jeweiligen Signalflanke eine Ansprech­schwelle in Höhe der (üblicherweise bei 2,5 Volt liegenden) halben Drain-Source-Speisespannung über- bzw. unterschritten hat.

[0003] Demgegenüber stellt sich die Erfindung die Aufgabe, eine merklich empfindlichere und damit schnellere Signalumsetz­schaltung anzugeben.

[0004] Die Erfindung betrifft eine Schaltungsanordnung zur Umsetzung von kleinhubigen Eingangssignalen in großhubige Ausgangssignale, insbesondere zum Ansteuern von C-MOS-Bausteinen mit TTL­oder ECL-Signalen. Diese Schaltungsanordnung ist erfindungs­ gemäß gekennzeichnet durch
- zwei kreuzgekoppelte C-MOS-Inverterschaltungen,
-- an deren zwei Ausgänge die eine Speisepotentialquelle auch gleichzeitig über zwei gleichsinnig taktsignal­gesteuerte Schalttransistoren des einen Kanaltyps an­schaltbar ist,
- eine zwischen deren zwei Transistoren des anderen Kanal­typs und die andere Speisepotentialquelle eingefügte An­steuerschaltung mit
-- zwei weiteren, zwischen diese Transistoren und die Speisepotentialquelle eingefügten Transistoren gleichen Typs,
-- einer dem einen dieser zwei weiteren Transistoren parallel­geschalteten Serienschaltung aus einem eingangssignal­gesteuerten MOS-Transistor gleichen Typs und einem takt­signalgesteuerten MOS-Transistor gleichen Typs
-- und einem zwischen den zwei Verbindungspunkten der zwei kreuzgekoppelten C-MOS-Inverterschaltungen und der An­steuerschaltung eingefügten Transistor gleichen Typs, über den die zwei kreuzgekoppelten C-MOS-Inverterschal­tungen zu einem bistabilen Kippglied zusammenschaltbar sind,
- und eine den zwei kreuzgekoppelten C-MOS-Inverterschal­tungen nachgeschaltete Leistungsstufe mit zwei weiteren C-MOS-Inverterschaltungen.

[0005] Die Signalumsetzschaltung gemäß der Erfindung bringt neben dem Vorteil, zum sicheren Betrieb nur einen einzigen Takt zu benötigen, die mit ihrer Ausbildung als dynamisch be­triebene Schaltung verbundenen weiteren Vorteile einer hohen, lediglich durch die (etwa bei 0,5 bis 1,2 Volt) liegende Schwellenspannung des mit dem Eingangssignal beaufschlagten MOS-Transistors bestimmten Empfindlichkeit und kurzer Ein­stellzeiten mit sich, die sich je nach der Dimensionierung im Bereich einiger bis zu etwa 10 Nanosekunden bewegen mögen.

[0006] Dabei kann die Signalumsetzschaltung an verschiedene An­steuerbedingungen angepaßt sein:

[0007] So kann in weiterer Ausgestaltung der Erfindung bei unter­schiedlicher Dimensionierung der genannten zwei weiteren Transistoren dem Transistor höheren Kanalwiderstands die genannte Serienschaltung zweier MOS-Transistoren parallel­geschaltet sein, was eine einfache Ansteuerung nur mit dem Eingangssignal ermöglicht.

[0008] Soll das Eingangssignal mit einem einen Entscheidungs­pegel definierenden externen Referenzsignal verglichen werden, so kann in weiterer Ausgestaltung der Erfindung bei gleicher Dimensionierung der genannten zwei weiteren Transistoren dem anderen dieser zwei Transistoren eine Serienschaltung aus einem zusatzsignalgesteuerten MOS­Transistor gleichen Typs und einem taktsignalgesteuerten MOS-Transistor gleichen Typs parallelgeschaltet sein, wobei der zusatzsignalgesteuerte MOS-Transistor durch das Referenzsignal gesteuert wird.

[0009] Liegt das Eingangssignal auch als Komplementärsignal vor, so kann in weiterer Ausgestaltung der Erfindung bei gleicher Dimensionierung der genannten zwei weiteren Transistoren dem anderen dieser zwei Transistoren eine Serienschaltung aus einem zusatzsignalgesteuerten MOS­Transistor gleichen Typs und einem taktsignalgesteuerten MOS-Transistor gleichen Typs parallelgeschaltet sein, wobei der zusatzsignalgesteuerte MOS-Transistor durch das negierte Eingangssignal gesteuert wird.

[0010] Um auch bei größeren (kapazitiven) Ausgangslasten deren Einfluss auf die Signalumsetzung gering zu halten, kann in weiterer Ausgestaltung der Erfindung der Leistungs­stufe eine Ausgangsstufe mit zwei mit den genannten zwei weiteren C-MOS-Inverterschaltungen verbundenen Einkanal­ MOS-Gegentakt-Ausgangsschaltungen nachgeschaltet sein; alternativ dazu ist es auch möglich, daß der Leistungs­stufe eine Ausgangsstufe mit zwei mit den genannten zwei weiteren C-MOS-Inverterschaltungen verbundenen Einkanal­MOS-Sourcefolger-Ausgangsschaltungen mit Flip-Flop-Rück­kopplung ihrer Treibertransistoren nachgeschaltet ist.

[0011] Um der bei einer Ansteuerung dynamisch betriebener Schaltungen manchmal bestehenden Forderung Rechnung zu tragen, daß in Taktpausen beide Komplementärausgänge der Schaltungsanordnung ein "0"-Signal führen, kann dabei die Schaltungsanordnung in weiterer Ausgestaltung der Erfindung dahingehend ausgebildet sein, daß ihren beiden Komplementärausgängen gleichzeitig das dem einen Signalzustand entsprechende Ausgangssignal über zwei mit dem negierten Taktsignal gesteuerte Schalt­transistoren aufprägbar ist.

[0012] Anhand der Zeichnung sei die Erfindung noch näher erläutert.

[0013] Dabei zeigt

FIG 1 ein Ausführungsbeispiel einer Signalumsetzschaltung gemäß der Erfindung;

FIG 2 läßt den Signalverlauf an den entsprechend bezeichneten Schaltungspunkten erkennen.

FIG 3 und FIG 4 zeigen weitere Ausgestaltungen der Schaltungs­anordnung nach FIG 1; in

FIG 5 wird eine Modifikation ihrer Ansteuerschaltung verdeut­licht.

[0014] Die in FIG 1 skizzierte Signalumsetzschaltung weist zunächst ein - als solches nicht ständig wirksamgeschaltetes-­bistabiles Kippglied B mit zwei kreuzgekoppelten C-MOS­Inverterschaltungen Tpb', Tnb' und Tpb", Tnb" auf, an deren zwei Ausgänge e' und e" die eine Speisepotential­quelle U_DD auch gleichzeitig über zwei gleichsinnig taktsignalgesteuerte Schalttransistoren Tp' und Tp" des einen Kanaltyps - im Ausführungsbeispiel: p-Kanal­(Verarmungs-)Transistor - anschaltbar ist. Zwischen die zwei Transistoren Tnb' und Tnb" des anderen Kanaltyps - im Ausführungsbeispiel: n-Kanal-(Anreicherungs-)Transi­stor - und die andere Speisepotentialquelle U_SS ist eine Ansteuerschaltung A mit zwei weiteren, zwischen diese Transistoren Tnb', Tnb" und die Speisepotentialquelle U_SS eingefügten Transistoren Tn', Tn" gleichen Typs und einer dem einen dieser zwei weiteren Transistoren, nämlich dem Transistor Tn', parallelgeschalteten Serienschaltung aus einem eingangssignalgesteuerten MOS-Transistor Tne gleichen Typs und einem taktsignalgesteuerten MOS-Transistor Tnt' gleichen Typs eingefügt; zwischen den zwei Verbindungs­punkten v', v" der zwei kreuzgekoppelten C-MOS-Inverter­schaltungen Tpb', Tnb' und Tpb", Tnb" und der Ansteuer­schaltung A ist ein Transistor Tn gleichen Typs eingefügt, über den die zwei kreuzgekoppelten C-MOS-Inverterschaltungen zum bistabilen Kippglied zusammenschaltbar sind. Schließlich ist den zwei kreuzgekoppelten C-MOS-Inverterschaltungen Tpb', Tnb' und Tpb, Tnb" eine Leistungsstufe LS mit zwei weiteren C-MOS-Inverterschaltungen Tpl', Tnl' und Tpl", Tnl" nachgeschaltet.

[0015] An ihren Betriebsspannungsklemmen U_DD möge der in FIG 1 skizzierten Signalumsetzschaltung ein Speisepotential von beispielsweise +5 Volt gegenüber dem an den Betriebs­spannungsklemmen U_SS (Masse) gegebenen Potential zugeführt werden; von den genannten zwei weiteren Transistoren Tn' und Tn" möge der Transistor Tn', dem die Serienschaltung der beiden MOS-Transistoren Tne und Tnt' parallelgeschaltet ist, durch entsprechende Dimensionierung einen höheren Kanal­widerstand haben als der weitere Transistor Tn", so daß die Parallelschaltung aus dem Transistor Tn' und der Transistor­Reihenschaltung Tnt', Tne bei einem an dem zur Gate­Elektrode des Eingangssignaltransistors Tne führenden Schaltungseingang e anliegenden Potential von weniger als etwa 0,8 Volt über U_SS (Masse) einen höheren Wider­stand und bei einem am Schaltungseingang e anliegenden Potential von mehr als etwa 1,5 Volt über U_SS (Masse) einen niedrigeen Widerstand als der weitere Transistor Tn" bildet.

[0016] Die in FIG 1 skizzierte Signalumsetzschaltung arbeitet dann wie folgt:

[0017] Es sei angenommen, daß - aufgrund eines (früheren) Eingangs­signals e (in FIG 2e) von höchstens etwa 0,8 Volt - bei einem an den Takteingängen t (in FIG 1) anstehenden Taktsignal gemäß FIG 2t vom Potentialwert U_DD (+5 Volt) in den zu einem bista­bilen Kippglied B geschalteten zwei kreuzgekoppelten C-MOS­Inverterschaltungen Tpb', Tnb' und Tpb", Tnb" der p-Kanal­Transistor Tpb' der einen Inverterschaltung und der n-Kanal­Transistor Tnb" der anderen Inverterschaltung leitend und der n-Kanal-Transistor Tnb' der einen Inverterschaltung und der p-Kanal-Transistor Tpb" der anderen Inverterschaltung nicht­leitend sind, so daß am Inverterausgang e' der einen C-MOS­Inverterschaltung das U_DD -Potential (+5 Volt) auftritt und am Inverterausgang e" der anderen C-MOS-Inverterschaltung das - bei leitenden Transistoren Tn" und Tn', Tnt', Tne der Ansteuerschaltung A an deren Verbindungspunkt v" (ebenso wie am Verbindungspunkt v') mit dem bistabilen Kippglied B gegebene - U_SS -Potential (Masse).

[0018] Bei dieser Konstellation sind in der Leistungsstufe LS der p-Kanal-Transistor Tpl' der einen C-MOS-Inverter­schaltung Tpl', Tnl' und der n-Kanal-Transistor Tnl" der anderen C-MOS-Inverterschaltung Tpl", Tnl" nicht­leitend und der n-Kanal-Transistor Tnl' der einen C-MOS­Inverterschaltung und der p-Kanal-Transistor Tpl" der anderen C-MOS-Inverterschaltung leitend; am Ausgang a'der Schaltungsanordnung tritt dann gemäß FIG 2a' ein 0"-Ausgangssignal U_SS (Masse) auf und am Komplementär­ausgang a" gemäß FIG 2a" das U_DD -Potential von +5 Volt.

[0019] Springt zu Beginn einer Signalübernahme-Vorbereitungsphase das an den Takteingängen t (in FIG 1) anstehende Taktsignal gemäß FIG 2t auf den Wert U_SS (Masse), so werden bei dem bistabilen Kippglied B die zwei gleichsinnig taktsignal­gesteuerten p-Kanal-Schalttransistoren Tp' und Tp" leitend, so daß beiden Inverterausgängen e' und e" das U_DD -Potential (+5 Volt) aufgeprägt wird mit der Folge, daß dann in beiden C-MOS-Inverterschaltungen jeweils der p-Kanal-Transistor Tpb' bzw. Tpb" nichtleitend und der n-Kanal-Transistor Tnb' bzw. Tnb" leitend ist. An beiden Verbindungspunkten v' und v" zwischen dem (bisherigen) bistabilen Kippglied B und der Ansteuerschaltung A ist dann bei einer Schwellen­spannung U_T der n-Kanal-Transistoren Tnb', Tnb" von bei­spielsweise 1 Volt ein Potential U_DD - U_T von beispiels­weise +4 Volt gegeben; dabei sind in der Ansteuerschaltung A zumindest die Transistoren Tn, Tn", Tn' und Tnt' nicht­leitend.
Bei dieser Konstellation sind in der Leistungsstufe LS beide p-Kanal-Transistoren Tpl' und Tpl" nichtleitend und beide n-Kanal-Transistoren Tnl' und Tnl" leitend, so daß an beiden Schaltungsausgängen A' und A" das U_SS­Potential (Masse) auftritt.

[0020] Die nachfolgende Signalübernahmephase beginnt mit dem An­steigen des an den Takteingängen t (in FIG 1) auftretenden Taktsignals gemäß FIG 2t vom Potentialwert U_DD auf den Potentialwert U_DD ; im Verlauf des Taktsignalanstiegs wird das am Eingang e der Signalumsetzschaltung nach FIG 1 anstehende Eingangssignal, wie es in FIG 2e skizziert ist, abgetastet:
Mit zunehmendem Taktsignalpotential werden zunächst in der Ansteuerschaltung A die beiden Haltetransistoren Tn' und Tn" sowie der Abtasttransistor Tnt' leitend; dabei kommt es an den Verbindungspunkten v' und v" zu einem Stromfluß, aufgrund dessen die Potentiale an den Verbin­dungspunkten v' und v" abgesenkt werden. Der Verstärker­transistor Tn bleibt dabei zunächst, nämlich solange die Verbindungspunkte v' und v" auf zu hohem Potential liegen und das Taktsignalpotential noch zu niedrig ist, gesperrt, so daß die kreuzgekoppelten C-MOS-Inverter Tpb', Tnb' und Tpb", Tnb" noch nicht zu einem bistabilen Kippglied wirksam­geschaltet sind. Die über die Verbindungspunkte v' und v" zwischen dem - als solches noch nicht wirksamgeschalteten ­bistabilen Kippglied B und der Ansteuerschaltung A fließen­den Ströme bewirken über die n-Kanal-Transistoren Tnb' und Tnb" der beiden C-MOS-Inverterschaltungen auch ent­sprechende Potentialabsenkungen an den Inverterausgängen e' und e".

[0021] Ist nun, wie dies in FIG 2e mit einer durchgehenden Linie verdeutlicht ist, zu dieser Zeit am Schaltungseingang e (in FIG 1) ein "1"-Eingangssignalpegel etwa von +2 Volt gegeben, aufgrund dessen der Eingangssignaltransistor Tne der Ansteuerschaltung A leitend ist, so weist die Parallel­schaltung aus der Transistor-Serienschaltung Tnt', Tne und dem weiteren n-Kanal-Transistor Tn' einen niedrigeren Widerstand auf als der weitere n-Kanal-Transistor Tn", so daß, nachdem die beiden Lasttransistoren Tpb' und Tpb" gleich stark ausgesteuert und daher in gleichem Ausmaße leitend sind, der über den Verbindungspunkt v' fließende Strom größer ist als der über den Verbindungs­punkt v" fließende Strom. Die Potentialabsenkung am In­verterausgang e' ist daher kräftiger als diejenige am Inverterausgang e" mit der Folge eines entsprechend kräftigeren Nichtleitendwerdens des mit seiner Gate-Elektrode am Inverterausgang e' liegenden Treibertransistors Tnb", was den über den Verbindungspunkt v" fließenden Strom weiter kleiner als den über den Verbindungspunkt v' fließenden Strom hält. Es sei bemerkt, daß, obwohl über den Verbindungspunkt v" der kleinere Strom fließt, wegen der Ansteuerung der beiden Treibertransistoren Tnb" und Tnb' vom jeweils anderen Inverterausgang e' bzw. e" her das Potential am Verbindungspunkt v" genauso kräftig absinkt wie das Potential am Inverterausgang e', während umgekehrt das Potential am Verbindungspunkt v' dem Potential am Inverterausgang e" folgt.

[0022] Übersteigt das Potential an den Taktsignaleingängen t das Potential des Verbindungspunktes v" um mehr als die Schwellenspannung des Verstärkertransistors Tn, so wird dieser Transistor leitend, wobei seine Drain-Elektrode beim Verbindungspunkt v' und seine Source-Elektrode beim Verbindungspunkt v" liegt. Dies hat zur Folge, daß der über den Verbindungspunkt v" fließende, ohnehin schon kleinere Strom nunmehr zum größten Teil vom Treiber­transistor Tnb' her gezogen und somit dem bisher schon über den Verbindungspunkt v' fließenden, größeren Strom noch überlagert wird, wodurch das Potential an dem einen Inverterausgang e' weiter absinkt, während das Potential am anderen Inverterausgang e" wieder ansteigt. Die beiden Verbindungspunkte v' und v" gelangen durch den leitenden Verstärkertransistor Tn auf gleiches Potential, das durch die Haltetransistoren Tn' und Tn" weiter zum (Masse-)Potential U_SS gezogen wird. Die kreuzgekoppelten C-MOS-Inverterschaltungen Tpb', Tnb' und Tpb", Tnb" sind nunmehr zum bistabilen Kippglied wirksam zusammengeschaltet; dieses bistabile Kippglied kippt vom labilen Zustand in einen stabilen Zustand, wobei das Potential an dem einen Inverterausgang e' gemäß FIG 2e' auf den Wert U_SS (Masse) gelangt und das Potential am anderen Inverterausgang e" gemäß FIG 2e" auf den Wert U_DD (+5 Volt).
In der Leistungsstufe LS sind dann der p-Kanal-Transistor Tpl' der einen C-MOS-Inverterschaltung Tpl', Tnl' und der n-Kanal-Transistor Tnl" der anderen C-MOS-Inverterschaltung Tpl", Tnl" leitend und der n-Kanal-Transistor Tnl' der einen C-MOS-Inverterschaltung und der p-Kanal-Transistor Tpl" der anderen C-MOS-Inverterschaltung nicht leitend; am Ausgang a' der Schaltungsanordnung tritt dann gemäß FIG 2a' das "1"-Signal-Potential U_DD von im Beispiel 5 Volt auf und am Ausgang a" gemäß FIG 2a" das (Masse-)Potential U_SS.

[0023] Ist dagegen, wie dies in FIG 2e gestrichelt dargestellt ist, zu der Signalübernahmezeit am Schaltungseingang e (in FIG 1) ein "0"-Eingangssignalpegel etwa von 0,8 Volt über U_SS gegeben, so daß der Eingangssignaltransistor Tne der Ansteuerschaltung A nichtleitend ist, und weist daher die Parallelschaltung aus dem Haltetransistor Tn' und der Serienschaltung von Eingangssignaltransistor Tne und Abtast­transistor Tnt' einen höheren Widerstand als der weitere Haltetransistor Tn" auf, so kommt es in einer den vorstehend erläuterten Vorgängen spiegelbildlich entsprechenden Weise zu einem Übergang des wirksamwerdenden bistabilen Kipp­gliedes B von seinem labilen Zustand in den anderen stabilen Zustand, in dem, wie dies in FIG 2 gestrichelt dargestellt ist, am Inverterausgang e' gemäß FIG 2e' das U_DD -Potential und am Inverterausgang e" gemäß FIG 2e" das U_SS -Potential auftritt und in entsprechender Weise am Schaltungsausgang a' gemäß FIG 2a' das (Masse-)Potential U_SS und am Schaltungs­ausgang a" gemäß FIG 2a" das U_DD -Potential (+5 Volt).

[0024] Die dynamische Signalumsetzschaltung gemäß FIG 1 gestattet die mit der jeweils einen Taktflanke eines einzigen Takt­signals t (in FIG 2t) vor sich gehende Signalübernahme auch von kleinhubigen, mit ihrem Pegel etwas über der etwa bei 0,5 bis 1,2 Volt liegenden Schwellenspannung des n-Kanal­Eingangssignaltransistors Tne liegenden "1"-Eingangssignalen und besitzt somit eine hohe Empfindlichkeit; gleichzeitig weist die Signalumsetzschaltung auch eine hohe Einstell­geschwindigkeit auf: Nach Ablauf einer kurzen, im Bereich von etwa 10 Nanosekunden und weniger liegenden Einstellzeit, die sich aus einer Signal-Set-up-Zeit t_su, der Taktflanken­dauer t_f und einer Signal-Hold-Zeit t_h (siehe FIG 2t) zusammen­setzt, ist die Signalumsetzschaltung A, B, LS in den dem jewei­ligen Eingangssignal e (in FIG 2e) entsprechenden Signalzustand eingelaufen und ist damit das jeweilige Eingangssignal e (in FIG 2e) übernommen. Dabei kann das Eingangssignal am Schaltungseingang e (in FIG 1) wieder abgetrennt bzw. geändert werden, sobald die Verbindungspunkte v' und v" zwischen dem als solches wirksamwerdenden bistabilen Kippglied B und der danach als Quasi-Masse wirkenden An­steuerschaltung A auf gleiches Potential gelangt sind, d.h. noch während des Kippvorganges des bistabilen Kipp­gliedes. Zu diesem Zeitpunkt ist das bistabile Kippglied B bereits ausreichend stabil, da die über die beiden Ver­bindungspunkte v' und v" fließenden Ströme praktisch nur noch über den einen Zweig des bistabilen Kippgliedes ge­leitet werden. Sobald so das Eingangssignal übernommen ist, wird es nicht mehr benötigt; die Signalübernahme­schaltung kann durch entsprechendes Absenken des Takt­signalpegels gemäß FIG 2t vom Potentialwert U_DD auf den Potentialwert U_SS in den Vorbereitungszustand zurückge­schaltet werden.

[0025] In dem im Vorstehenden erläuterten Ausführungsbeispiel gemäß FIG 1, das bei unterschiedlicher Dimensionierung der beiden Haltetransistoren Tn' und Tn" nur bei dem Transistor Tn' höheren Kanalwiderstandes die Parallel­schaltung zweier untereinander in Serie geschalteter MOS-Transistoren, nämlich des Eingangssignaltransistors Tne und des Abtasttransistors Tnt', vorsieht, ist eine ein­fache Ansteuerung der Ansteuerschaltung A nur mit dem Ein­gangssignal vorgesehen. Die Signalumsetzschaltung gemäß der Erfindung kann in einfacher Weise auch an andere gebräuch­liche Ansteuerbedingungen angepaßt werden, indem die Ansteuer­schaltung A entsprechend modifiziert wird. Dazu kann in Ab­weichung von dem Ausführungsbeispiel gemäß FIG 1 die Ansteuer­schaltung in der aus FIG 5 ersichtlichen Weise so ausgebildet sein, daß bei nunmehr gleich dimensionierten Haltetransistoren Tn' und Tn" auch dem Haltetransistor Tn" eine Serienschaltung aus einem taktsignalgesteuerten MOS-Transistor Tnt" und einem nunmehr zusatzsignalgesteuerten MOS-Transistor Tnz parallel­geschaltet ist.

[0026] Dabei kann der zusatzsignalgesteuerte MOS-Transistor Tnz von einem Zusatzsignaleingang z her an seiner Gate-Elektrode durch ein externes Referenzsignal gesteuert sein, wenn es darum geht, das am Schaltungseingang e auftretende Eingangs­signal mit einem solchen, einen Entscheidungspegel definie­renden Referenzsignal zu vergleichen.

[0027] Liegt das Eingangssignal auch als Komplementärsignal vor, so kann die Ansteuerschaltung A gemäß FIG 3 an dem Zusatzsignaleingang z auch mit dem negierten Ein­gangssignal beaufschlagt sein.

[0028] Die in FIG 1 skizzierte Signalumsetzschaltung, in der die an den beiden C-MOS-Inverterausgängen e' und e" auftretenden großhubigen C-MOS-Signale (FIG 2e' und FIG 2e"), in die das am Signaleingang e (in FIG 1) auftretende, mit der (im Ausführungsbeispiel ansteigenden) einen Flanke des Taktsignals (FIG 2t) übernommene Eingangs­signal (FIG 2e) umgesetzt wird, in der nachfolgenden Leistungsstufe LS jeweils invertiert und leistungsverstärkt werden, kann an ihren Ausgangsklemmen a', a" mit merklichen kapazitiven Ausgangslasten beschaltet werden, die je nach Dimensionierung etwa bis zu 3 pF gehen können. Für höhere kapazitive Ausgangsbelastungen wird zweckmäßiger­weise der Leistungsstufe eine Ausgangs-Treiberstufe nachgeschaltet. Eine solche Ausgangsstufe kann, wie die in FIG 3 skizzierte Ausgangsstufe AS3, zwei mit den zwei C-MOS-Inverterschaltungen Tpl', Tnl' und Tpl", Tnl" (in FIG 1) verbundene Einkanal-MOS-Gegentakt-Ausgangs­schaltungen T31, T33 und T32, T34 aufweisen. Eine andere Mög­lichkeit zeigt FIG 4 mit einer Ausgangsstufe AS4, die zwei mit den zwei C-MOS-Inverterschaltungen der Leistungs­stufe LS (in FIG 1) verbundene Einkanal-MOS-Sourcefolger­Ausgangsschaltungen T41, T43 und T42, T44 mit Flip-Flop­Rückkopplung ihrer Treibertransistoren T43 und T44 auf­weist.

[0029] In beiden Fällen kann, wie dies auch in FIG 3 und FIG 4 skizziert ist, ein an dem einen Ausgang dem einen Signal­zustand entsprechendes Ausgangssignal (Massepotential) über zwei mit dem negierten Taktsignal gesteuerte Schalt­transistoren T51, T52 gleichzeitig beiden Komplementär­ausgängen A', A" aufgeprägt werden.

[0030] Die Erfindung, die immer dort Anwendung finden kann, wo kleinhubige Eingangssignale in großhubige Signale hoher Belastbarkeit umgesetzt werden müssen, wie dies etwa beim Ansteuern von C-MOS-Bausteinen mit TTL- bzw. ECL­Signalen der Fall sein kann, wurde im Vorstehenden an­hand eines Ausführungsbeispiels erläutert, das zwischen den n-Kanal-Transistoren der beiden zu einem bistabilen Kippglied B zusammenschaltbaren C-MOS-Inverterschaltungen und der zugehörigen Speisepotentialquelle U_SS eine An­steuerschaltung A vorsieht. Es sei indessen bemerkt, daß abweichend davon auch eine dann mit p-Kanal-Transistoren aufgebaute Ansteuerschaltung zwischen den p-Kanal-Transistoren der beiden C-MOS-Inverterschaltungen und der zugehörigen Speisepotentialquelle U_DD (in FIG 1) vorgesehen sein kann, wobei die Übernahme eines Eingangssignals dann mit der fallenden Taktsignalflanke vor sich geht, ohne daß dies hier indessen noch weiter ins Einzelne gehend erläutert werden müßte.

Bezugszeichenliste

[0031] 

a', a" Schaltungsausgänge

A Ansteuerschaltung

A', A" Schaltungsausgänge

AS3 Ausgangsstufe

AS4 Ausgangsstufe

B Bistabiles Kippglied

e Schaltungseingang

e', e" (Inverter-)Ausgänge, (Inverter-)Ausgangssignale

LS Leistungsstufe

t Takteingang, Taktsignal

t_su Signal-set-up-Zeit

t_f Taktflankendauer

t_h Signal-hold-Zeit

Tn (Verstärker)Transistor

Tn' (Halte-)Transistor

Tn" (Halte-)Transistor

Tne eingangssignalgesteuerter MOS-Transistor, Eingangssignaltransistor

Tnt' taktsignalgesteuerter MOS-Transistor

Tnt" taktsignalgesteuerter MOS-Transistor

Tp' Schalttransistor

Tp" Schalttransistor

Tpb', Tnb' kreuzgekoppelte C-MOS-Inverterschaltungen

Tpb", Tnb" kreuzgekoppelte C-MOS-Inverterschaltungen

Tpb', Tpb" Lasttransistoren

Tnb', Tnb" Treibertransistoren

Tnz Zusatzsignalgesteuerter MOS-Transistor

T31, T33 Einkanal-MOS-Gegentakt-Ausgangsschaltungen

T32, T34 Einkanal-MOS-Gegentakt-Ausgangsschaltungen

T41, T43 Einkanal-MOS-Sourcefolger-Ausgangsschaltungen

T41, T43 Einkanal-MOS-Sourcefolger-Ausgangsschaltungen

T43 Treibertransistor

T44 Treibertransistor

T51 Schalttransistor

T52 Schalttransistor

U_DD Betriebsspannungsquelle, Betriebsspannungsklemmen

U_SS Speisepotentialquelle (Masse), Betriebsspannungsklemmen

U_T Schwellenspannung

v', v" Verbindungspunkte

z Zusatzsignaleingang

Ansprüche

1. Schaltungsanordnung zur Umsetzung von kleinhubigen Eingangssignalen in großhubige Ausgangssignale, insbesondere zum Ansteuern von C-MOS-Bausteinen mit TTL-oder ECL-Signalen,
gekennzeichnet durch - zwei kreuzgekoppelte C-MOS-Inverterschaltungen (Tpb', Tnb'; Tpb",Tnb"),
--an deren zwei Ausgänge (e',e") die eine Speisepotential­quelle (U_DD) auch gleichzeitig über zwei gleichsinnig takt­signalgesteuerte Schalttransistoren (Tp'; Tp") des einen Kanaltyps anschaltbar ist,
-eine zwischen deren zwei Transistoren (Tnb'; Tnb") des anderen Kanaltyps und die andere Speisepotentialquelle (U_SS eingefügte Ansteuerschaltung (A) mit
--zwei weiteren, zwischen diese Transistoren (Tnb'; Tnb") und die Speisepotentialquelle (U_SS eingefügten Transistoren (Tn'; Tn") gleichen Typs,
--einer dem einen (Tn') dieser zwei weiteren Transistoren parallelgeschalteten Serienschaltung aus einem eingangs­signalgesteuerten MOS-Transistor (Tne) gleichen Typs und einem taktsignalgesteuerten MOS-Transistor (Tnt') gleichen Typs
--und einem zwischen den zwei Verbindungspunkten (v';v") der zwei kreuzgekoppelten C-MOS-Inverterschaltungen (Tpb', Tnb'; Tpb", Tnb") und der Ansteuerschaltung (A) eingefügten Transistor (Tn) gleichen Typs, über den die zwei kreuzgekoppelten C-MOS-Inverterschaltungen zu einem bistabilen Kippglied zusammenschaltbar sind,
-und eine den zwei kreuzgekoppelten C-MOS-Inverterschaltungen (Tpb', Tnb'; Tpb", Tnb") nachgeschaltete Leistungsstufe (LS) mit zwei weiteren C-MOS-Inverterschaltungen (Tpl', Tnl'; Tpl", Tnl").

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei unterschiedlicher Dimensionierung der genannten zwei weiteren Transistoren (Tn'; Tn") dem Transistor (Tn') höheren Kanalwiderstands die genannte Serienschaltung zweier MOS-Transistoren (Tne und Tnt') parallelgeschaltet ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei gleicher Dimensionierung der genannten zwei weiteren Transistoren (Tn'; Tn") dem anderen (Tn") dieser zwei Transistoren eine Serienschaltung aus einem zusatzsignal­gesteuerten MOS-Transistor gleichen Typs (Tnz) und einem taktsignalgesteuerten MOS-Transistor (Tnt") gleichen Typs parallelgeschaltet ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der zusatzsignalgesteuerte MOS-Transistor (Tnz) durch ein Referenzsignal gesteuert wird.

5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet daß der zusatzsignalgesteuerte MOS-Transistor (Tnz) durch das negierte Eingangssignal gesteuert wird.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Leistungsstufe (LS) eine Ausgangsstufe (AS3) mit zwei mit den genannten zwei weiteren C-MOS-Inverter­schaltungen (Tpl', Tnl'Tpl", Tnl") verbundenen Einkanal­MOS-Gegentakt-Ausgangsschaltungen (T31,T33; T32, T34) nachgeschaltet ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Leistungsstufe (LS) eine Ausgangsstufe (AS4) mit zwei mit den genannten zwei weiteren C-MOS-Inverter­schaltungen (Tpl', Tnl'; Tpl", Tnl") verbundenen Einkanal­MOS-Sourcefolger-Ausgangsschaltungen (T41, T43; T42; T44) mit Flip-Flop-Rückkopplung ihrer Treibertransistoren (T43; T44) nachgeschaltet ist.

8. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß ihren beiden Komplementärausgängen (a',a", A', A") gleichzeitig das dem einen Signalzustand entsprechende Ausgangssignal über zwei mit negierten Taktsignal gesteuerte Schalttransistoren (T51, T52) aufprägbar ist.

Zeichnung