Schaltungsanordnung zur Messung von Zeiten

Beschreibung

[0001] Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Messung von Zeiten gemäss dem Oberbegriff des Patentanspruchs 1.

[0002] Rechnergesteuerte Prüfsysteme benötigen zur vollautomatischen Prüfung von elektronischen Einzelkomponenten, z.B. SSI-, MSI-, LSI-, VLSI-Bausteinen usw. und bestückten Leiterplatten, z.B. Flachbaugruppen, neben Messgeräten zur statischen Messwerterfassung, z.B. für Pegelbewertung, Messung von Strömen und Spannungen usw., in zunehmendem Masse auch Messgeräte zur dynamischen Messwerterfassung, z.B. zur Messung der Periodendauer von Impulsen, der Impulsbreite usw. Als Beispiel hierfür sei die Prüfung von ECL-LSI-Schaltkreisen angeführt, bei denen selbst statische Bausteinfehler nur noch durch hochauflösende Messwerterfassung (im Picosekundenbereich) der Impulsflankenzeit bzw. der Verzögerungszeit am Prüflingsausgang erkannt werden können. Ferner ist es notwendig, diese Messung im sog. Einzelschussbetrieb durchzuführen, bei dem nur ein einzelner Impuls ausgemessen wird. Die zunehmend komplexer werdenden logischen Inhalte derzeitiger oder zukünftiger VLSI-Schaltkreise lassen nämlich einen repetitorischen Betrieb mit ausreichend hohen Frequenzen nicht mehr zu, d.h. ein einzelner, an einem Prüflingsausgang stimulierter Impuls-Flankenwechsel muss in seiner dynamischen Messgrösse sofort erfasst und bewertet werden können.

[0003] Aus EP-A-0 051 531 ist eine Schaltungsanordnung zur Messung einer Zeit bekannt. Dazu wird eine Ladeschaltung verwendet, die mit der Aufladung eines Kondensators beginnt, wenn ein Startimpuls auftritt und diese Aufladung beendet, wenn der Stopimpuls auftritt. Nach Auftreten des Stopimpulses wird die Ladeschaltung langsam wieder entladen. Die Zeit zwischen Auftreten des Startimpulses und des Stopimpulses wird durch Ausmessen der Entladung der Ladeschaltung festgestellt. Dazu dient eine Zähleinrichtung, die ständig Taktimpulse zählt. Wenn die Entladung der Ladeschaltung beginnt, wird derZählerstand derZähleinrichtung in ein erstes Register übernommen und wenn die Entladung der Ladeschaltung beendet ist, wird der nunmehr gültige Zählerstand in ein zweites Register übernommen. Aus den beiden Zählerständen in Registern kann die Zeit für die Entladung der Ladeschaltung, die ein Mass der Zeit zwischen Auftreten des Start- und Stopimpulses ist, festgestellt werden. Diese Schaltungsanordnung hat den Nachteil, dass die Zeit nicht erfasst wird, die nach Auftreten des letzten Taktimpulses vor Übernahme in das zweite Register und Auftreten des Signals, das die Beendigung des Entladevorganges kennzeichnet, verstreicht.

[0004] Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Messung von Zeiten, insbesondere auch sehr kurzen Zeiten, anzugeben, die mit einer hohen Messwertauflösung im Picosekundenbereich arbeitet. Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art gemäss den Merkmalen des Kennzeichens des Patentanspruchs 1 gelöst.

[0005] Da das erste und das zweite Verzögerungsglied verschiedene Verzögerungszeit haben, ist es möglich, die Schaltungsanordnung so zu justieren, dass die Toleranzen der Bausteine der Schaltungsanordnung keinen Einfluss auf das Messergebnis haben und dass die Ladekennlinien der Ladeschaltungen erst in deren linearen Bereich zur Messwerterfassung herangezogen werden.

[0006] Die Messung der sehr kurzen Zeiten erfolgt somit mit Hilfe der Ladeschaltungen, die Messung längerer Zeiten erfolgt mit Hilfe der Zählung der Oszillatorimpulse ganzer Periodendauer.

[0007] Um die Messzeit festlegen zu können, um insbesondere den Einzelschussbetrieb zu ermöglichen, kann zwischen das erste und zweite Verzögerungsglied und die Eingänge für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop und einem über ein Sperrglied mit dem Freigabeflipflop verbundenen Übernahmeflipflop angeordnet sein. Mit Hilfe des Freigabeflipflops, das durch Steuersignale einstellbar ist, kann somit festgelegt werden, welche Start- bzw. Stopimpulse zum bistabilen Kippglied übertragen werden.

[0008] Vorteilhaft ist es, wenn zwischen dem Eingang für den Startimpuls und dem ersten Übernähmeflipflop ein drittes Verzögerungsglied und zwischen dem Eingang für den Stopimpuls und dem zweiten Übernahmeflipflop ein viertes Verzögerungsglied verschiedener Verzögerungszeit angeordnet ist. Durch eine entsprechende Wahl der Verzögerungszeiten ist es möglich, zu verhindern, dass dem bistabilen Kippglied zuerst ein Stopimpuls und dann erst ein Startimpuls zugeführt wird.

[0009] Das Einschwingverhalten des Oszillators ist dann vernachlässigbar, wenn dieser aus einem NOR-Glied und einem zwischen dem einen Eingang und dem Ausgang des NOR-Gliedes angeordneten Koaxialleitungsstück besteht und wenn der andere Eingang des NOR-Gliedes mit dem Ausgang des bistabilen Kippgliedes verbunden ist. Der Oszillator startet dann sofort, wenn das bistabile Kippglied gesetzt wird und beendet seine Schwingung, wenn das bistabile Kippglied zurückgesetzt wird.

[0010] Für die weitere Auswertung der Oszillatorimpulse ist es zweckmässig, wenn am Ausgang des Oszillators ein Übernahmeflipflop angeordnet wird. Um jedoch bei sehr kurzen Oszillatorimpulsen, wenn also der Stopimpuls sehr schnell auf den Startimpuls folgt, ein einwandfreies Setzen des Übernahmeflipflops zu gewährleisten, kann zwischen dem Oszillator und dem Übernahmeflipflop eine Schaltungsanordnung mit einer Tunneldiode angeordnet werden.

[0011] Die Verbindung der Ladeschaltungen mit der Verstärkerschaltung erfolgt vorzugsweise mit Hilfe eines analogen Multiplexers, der die Ladeschaltungen potentialmässig richtig an die Eingänge der Verstärkerschaltung anschaltet. Zur taktrichtigen Steuerung dieses ersten Multiplexers, zur entsprechenden taktrichtigen Anschaltung der Ladeschaltungen an die Konstantstromquelle und zur taktrichtigen Entladung der Ladeschaltungen sind am Ausgang des Übernahmeflipflops ein erstes und ein zweites Umschaltflipflop angeordnet. Diese geben am Ausgang die zeitrichtigen Steuersignale für den analogen Multiplexer und für die Ansteuerschaltkreise für die Ladeschaltungen und Entladeschaltungen ab.

[0012] Andere Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

[0013] Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild, das die Anordnung der Schaltungsanordnung innerhalb eines Zeitmessers zeigt,

Fig. 2 einen ersten Teil der Schaltungsanordnung,

Fig. 3 einen zweiten Teil der Schaltungsanordnung,

Fig. 4 ein Zeitdiagramm, bei dem Spannungen an verschiedenen Stellen der Schaltungsanordnung über der Zeit t aufgetragen sind,

Fig. 5, 6, 7, 8 eine detaillierte Ausführung der Schaltungsanordnung,

Fig. 9 die Lage der Figuren 5 bis 8 zueinander.

[0014] Die Schaltungsanordnung gemäss der Erfindung ist in Fig. 1 mit KZM bezeichnet. Der Aufbau der Schaltungsanordnung KZM ist in den folgenden Figuren näher erläutert. Einem Prüfling PR, z.B. einer Flachbaugruppe, auf der elektronische Bauelemente angeordnet sind, wird am Eingang E ein Prüfsignal zugeführt, das an dessen Ausgang A zu einem Prüflingsausgangssignal führt. Wenn z.B. die zeitliche Verzögerung zwischen dem Auftreten des Prüfsignals am Eingang E und dem Auftreten des Prüflingsausgangssignals am Ausgang A gemessen werden soll, dann wird der Eingang E des Prüflings PR mit dem einen Eingang eines ersten Komparators CP1 und der Ausgang A des Prüflings mit dem einen Eingang eines zweiten Komparators CP2 verbunden. Den Komparatoren CP1, CP2 werden Referenzspannungen UR1 und UR2 zugeführt, um festzulegen, welche Spannungsschwelle das Prüfsignal bzw. das Prüflingsausgangssignal haben müssen, um am Ausgang der Komparatoren CP1 und CP2 zu einem Signal zu führen. Am Ausgang des Komparators CP1 tritt dann der sog. Startimpuls SE 1 auf, am Ausgang des Komparators CP2 der sog. Stopimpuls SE2. Der Startimpuls SE1 und der Stopimpuls SE2 werden der Schaltungsanordnung KZM zugeführt, in der der Oszillator enthalten ist. Der Oszillator wird dann gestartet, wenn der Startimpuls SE1 an die Schaltungsanordnung KZM angelegt worden ist. Er erzeugt dann Oszillatorimpulse festgelegter Periodendauer. Der Oszillator wird gestoppt, wenn der Stopimpuls SE2 an die Schaltungsanordnung KZM angelegt wird. Aus der Anzahl der Oszillatorimpulse ganzer Periodendauer und aus der Messung der verkürzten Periodendauer bei Auftreten des Stopimpulses kann die zu messende Zeit ermittelt werden. Dazu gibt die Schaltungsanordnung KZM Zählimpulse SU ab, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Diese werden mit Hilfe eines Binärzählers BZ gezählt. Die Zeit der verkürzten Periode des Oszillatorimpulses bei Auftreten des Stopimpulses SE2 wird mit Hilfe von Ladeschaltungen in eine Spannung umgewandelt, die durch einen Analog-Digital-Wandler in einen digitalen Wert umgesetzt wird. Dieser Wert ist in Fig. 1 mit SA bezeichnet und wird zusammen mit dem Zählergebnis des Binärzählers BZ einem Addierer AD zugeführt, der aus dem Zählergebnis des Binärzählers BZ und dem digitalen Wert SA einen der zu messenden Zeit entsprechenden digitalen Wert erzeugt. Der Schaltungsanordnung werden weiterhin Steuersignale SS, SF zugeführt, mit deren Hilfe das gewünschte Startsignal SE1 und das gewünschte Stopsignal SE2 aus einer Mehrzahl von Start- und Stopsignalen ausgewählt werden können.

[0015] Der Aufbau der Komparatoren CP1, CP2, des Binärzählers BZ und des Addierers ADD sind nicht Gegenstand der Erfindung und werden daher nicht weiter erläutert. Diese können aus handelsüblichen Bausteinen bestehen. Im folgenden wird nur noch der genaue Aufbau der Schaltungsanordnung KZM erläutert.

[0016] Nach Fig. 2 wird das Startsignal SE1 an einem Eingang E1 zugeführt und über ein Verzögerungsglied ZG1 einem Sperrglied NR1, das als NOR-Glied realisiert ist, zugeführt. An das Sperrglied NR 1 ist weiterhin ein Freigabeflipflop FG angeschlossen, durch das festgelegt wird, ob das Startsignal SE 1 zum Ausgang des Sperrgliedes NR1 gelangt oder nicht. Das Sperrglied NR1 ist mit dem Setzeingang eines Übernahmeflipflops FS1 verbunden, das bei geöffnetem Sperrglied NR1 den Startimpuls speichert.

[0017] Entsprechend wird der Stopimpuls SE2 an einem Eingang E2 zugeführt, über ein Verzögerungsglied ZG2 an ein Sperrglied NR2 angelegt, das ebenfalls mit einem Freigabeflipflop FG2 verbunden ist. Der Ausgang des Sperrgliedes NR2 ist mit dem Setzeingang eines Übernahmeflipflops FS2 verbunden, das bei geöffnetem Sperrglied NR2 den Stopimpuls speichert.

[0018] Somit kann mit Hilfe der Freigabeflipflops FG 1 und FG2, die über Multiplexer MX2 und MX3 durch Steuersignale SS, SF und SR gesetzt oder zurückgesetzt werden, festgelegt werden, ob der Startimpuls SE1 bzw. der Stopimpuls SE2 zum Übernahmeflipflop FS1 bzw. SF2 gelangen kann und dort gespeichert werden kann.

[0019] Die Verzögerungszeit des Verzögerungsgliedes ZG 1 ist kleiner als die Verzögerungszeit des Verzögerungsgliedes ZG2. Damit wird erreicht, dass der Stopimpuls immer später zum Übernahmeflipflop FS2 gelangt als der Startimpuls zum Übernahmeflipflop FS1. Sonst könnte ein Fehler auftreten, wenn die Laufzeit des Stopimpulses bis zum Eintreffen am Eingang E2 kleiner wäre als die Laufzeit des Startimpulses bis zum Eintreffen am Eingang E1.

[0020] Der Ausgang des Übernahmeflipflops FS 1 ist über ein weiteres Verzögerungsglied ZG3 mit dem Setzeingang eines bistabilen Kippgliedes FF verbunden, das nach einer durch die Verzögerungszeit des Verzögerungsgliedes ZG3 bestimmten Zeit nach der Übernahme des Startimpulses in das Übernahmeflipflop FS1 gesetzt wird.

[0021] Entsprechend ist der Ausgang des Übernahmeflipflops FS2 über Verzögerungsglieder ZG4, ZG5 mit dem Rücksetzeingang R des bistabilen Kippgliedes FF verbunden, so dass das bistabile Kippglied FF nach einer durch die Verzögerungszeit der Verzögerungsglieder ZG4und ZG 5 festgelegten Zeit nach der Übernahme des Stopimpulses in das Übernahmeflipflop FS2 zurückgesetzt wird. Die Verzögerungszeit der VerzögerungsgliederZG4 und ZG5 zusammen ist grösser als die Verzögerungszeit des Verzögerungsgliedes ZG3. Die unterschiedlichen Verzögerungszeiten der Verzögerungsglieder im Eingangszweig des bistabilen Kippgliedes FF für den Startimpuls und den Stopimpuls ermöglicht ein Setzen des bistabilen Kippgliedes FF auch bei gleichzeitigem Auftreten von Startimpuls SE 1 und Stopimpuls SE2. Für diesen Fall muss die Schaltungsanordnung so justiert sein, dass der Messwert für die Zeit Null ist. Das heisst der von dem bistabilen Kippglied FF in diesem Fall erzeugte Impuls kann für die Justierung der weiteren Schaltungsanordnung herangezogen werden.

[0022] Über ein Signal SS7, das über ein ODER-Glied OD 1 und das Verzögerungsglied ZG5 dem bistabilen Kippglied FF zugeführt wird, kann von aussen das bistabile Kippglied FF zurückgesetzt werden.

[0023] Der Ausgang des bistabilen Kippgliedes FF ist mit einem Oszillator OSZ verbunden, der mit dem Setzen des bistabilen Kippgliedes FF eingeschaltet wird und Oszillatorimpulse konstanter Periodendauer erzeugt. Der Oszillator OSZ wird wieder abgeschaltet, wenn das bistabile Kippglied FF nach Auftreten eines Stopimpulses SE2 wieder zurückgesetzt wird. Die Anzahl der von dem Oszillator OSZ abgegebenen Oszillatorimpulse ganzer Periodendauer und die Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses SE2 geben ein Mass für die Zeit, die zwischen dem Auftreten des Startimpulses SE1 und dem Auftreten des Stopimpulses SE2 verstreicht. Die weitere Schaltung ist somit derart aufgebaut, dass sie am Ausgang Zählimpulse entsprechend der Anzahl der Oszillatorimpulse ganzer Periodendauer abgibt und dass sie weiterhin ein der Breite des verkürzten Oszillatorimpulses bei Auftreten des Stopimpulses entsprechendes Signal abgibt.

[0024] Die Oszillatorimpulse werden über eine Schaltung PS einem weiteren Übernahmeflipflop FL zugeführt. Das Übernahmeflipflop FL ist derart geschaltet, dass es am Ausgang den Oszillatorimpulsen entsprechende Impulse abgibt. Der eine Ausgang des Übernahmeflipflops FL ist dabei über ein Verzögerungsglied ZG6 mit dem Rücksetzeingang C verbunden, während der D Eingang mit einem festen Potential, z.B. Masse verbunden ist. Die Schaltung PS ist so aufgebaut, dass auch bei sehr kurzem zeitlichen Abstand zwischen dem Startimpuls und dem Stopimpuls und damit bei einem Oszillatorimpuls sehr kleiner Breite von der Schaltung PS ein Impuls erzeugt wird, der ausreichend ist zum Setzen des Übernahmefiipfiops FL.

[0025] Die Zählimpulse SU, die in der Anzahl den Oszillatorimpulsen ganzer Periodendauer entsprechen, werden von dem Übernahmeflipflop FL abgeleitet und über ein NOR-Glied NR4 geführt. Der andere Eingang des NOR-Gliedes NR4 ist mit einem bistabilen Kippglied FR verbunden, das das NOR-Glied NR4 freigibt, wenn die Oszillatorimpulse der ganzen Periodendauer auftreten, sonst aber sperrt. Der Setzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang des Verzögerungsgliedes ZG3 verbunden und wird somit in Abhängigkeit des Auftretens des Startimpulses SE1 gesetzt. Der Rücksetzeingang des bistabilen Kippgliedes FR ist mit dem Ausgang über ein Verzögerungsglied ZG7 verbunden. Mit dem Auftreten des Startimpulses am Ausgang des Verzögerungsgliedes ZG3 wird somit die bistabile Kippschaltung FR gesetzt und das NOR-Glied NR4 für Impulse am Ausgang des Übernahmeflipflops FL gesperrt. Erst nachdem über das Verzögerungsglied ZG7 das bistabile Kippglied FR wieder zurückgesetzt worden ist, können die Impulse am Ausgang des Übernahmeflipflops FL durch das NOR-Glied NR4 hindurchlaufen. Mit dem bistabilen Kippglied- FR wird damit erreicht, dass der erste Impuls am Ausgang des Übernahmeflipflops FL nicht als Zählimpuls SU verwendet wird. Damit ist die Anzahl der Zählimpulse SU pro Messvorgang immer um einen Impuls kleiner als die Anzahl der Impulse, die vom Übernahmeflipflop FL abgegeben werden. Dies ist notwendig, da die Anzahl der vom Übernahmeflipflop FL abgegebenen Impulse aus den Oszillatorimpulsen ganzer Periodendauer und einem Oszillatorimpuls verkürzter Dauer besteht.

[0026] Das bistabile Kippglied FR kann auch dazu verwendet werden, ein am Ausgang des NOR-Gliedes NR4 angeschalteten binären Zähler zurückzusetzen. Dann muss der invertierende Ausgang des bistabilen Kippgliedes FR4 zu einem weiteren NOR-Glied NR5 geführt werden, das ausserdem mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Am Ausgang des NOR-Gliedes NR5 erscheint dann ein Rücksetzsignal SR4 für einen binären Zähler, so dass dieser vor jedem Zählvorgang in den Ausgangszustand zurückgesetzt werden kann.

[0027] Zur Messung des verkürzten Oszillatorimpulses nach Auftreten des Stopimpulses SE2 ist der Ausgang des Übernahmeflipflops FL mit einem ersten Umschaltflipflop FU1 und einem zweiten Umschaltflipflop FU2 verbunden. Das erste Umschaltflipflop FU 1 untersetzt die Ausgangsimpulse des Übernahmeflipflops FL 2:1 und gibt am Ausgang die Signale ZS9 und ZS13 ab. Diese Signale ZS9 und ZS13 werden nach Fig. 3 über ein UND-Glied UG einer Schalteinrichtung SC zugeführt, die abwechselnd eine erste Ladeschaltung LD1 und eine zweite Ladeschaltung LD2 mit einer konstanten Stromquelle KQ verbinden. Somit wird z.B. zunächst die erste Ladeschaltung LD1 während einer Periodendauer eines Oszillatorimpulses aufgeladen, anschliessend für den nächsten Oszillatorimpuls die Ladeschaltung LD2. Im Gegentakt dazu werden die Ladeschaltungen LD1 und LD2 durch Entladeschaltungen ET1 und ET2 entladen. Dazu wird wiederum das Signal ZS9 bzw. ZS 13 herangezogen, das über Impulsformerschaltungen EF4 bzw. EF5 den Entladeschaltungen ET1 bzw. ET2 zugeführt wird. Die jeweilige Entladung der Ladeschaltung LD1 und LD2 erfolgt immer im Gegentakt zu der Aufladung über die Konstantstromquelle KQ.

[0028] Die Konstantstromquelle KQ darf nur dann an die Ladeschaltungen LD1 und LD2 angelegt werden, wenn der Startimpuls SE1 aufgetreten ist und muss dann wieder abgeschaltet werden, wenn der Stopimpuls SE2 aufgetreten ist. Dies erfolgt mit Hilfe von vom Umschaltflipflop FU2 abgegebenen Signalen ZS 14 und ZS 10, die der Konstantstromquelle KQ zugeführt werden.

[0029] Die Ladeschaltungen LD1 und LD2 erzeugen Spannungen, die proportional sind der Breite der Oszillatorimpulse vom Oszillator OSZ. Die Ladespannungen der Ladeschaltungen LD 1 und LD2 müssen potentialmässig richtig einer Verstärkerschaltung VST zugeführt werden, die z.B. als Operationsverstärker realisiert ist. Zu diesem Zwecke sind die Ausgänge der Ladeschaltungen LD 1 und LD2 durch von einem Multiplexer MX1 angesteuerte Sperrglieder VT1 bis VT4 an die Eingänge der Verstärkerschaltung VST anschliessbar. Wenn also die Ladeschaltung LD1 aufgeladen worden ist und die Ladeschaltung LD2 entladen worden ist, dann steuert der Multiplexer MX1 das Sperrglied VT1 und das Sperrglied VT4 auf, so dass die Ladeschaltung LD1 mit dem einen Eingang der Verstärkerschaltung VST und die Ladeschaltung LD2 mit dem anderen Eingang der Verstärkerschaltung verbunden wird. Entsprechendes gilt für den umgekehrten Fall. Somit liegt am Eingang der Verstärkerschaltung VST immer die Ladeschaltung LD, die aufgeladen ist, während am anderen Eingang der Verstärkerschaltung VST die Ladeschaltung LD angeschlossen ist, die entladen ist. Der Multiplexer MX1 entwickelt die Steuersignale für die Sperrglieder VT1 bis VT4 aus den Signalen ZS9 und ZS 13, die von dem Umschaltflipflop FU 1 abgegeben werden.

[0030] Der Ausgang der Verstärkerschaltung VST, an dem eine der Zeit des verkürzten Oszillatorimpulses proportionale Spannung abgegeben wird, ist mit einem Analog-Digital-Wandler AD verbunden, der die analoge Spannung in einen digitalen Wert SA umwandelt, der nach Fig. 1 dem Addierer ADD zugeführt wird. Dem Analog-Digital-Wandler wird ein Startsignal ZS6 zugeführt, durch das der Analog-Digital-Wandler ADD eingeschaltet wird. Dieses Startsignal ZS6 wird aus den von dem Übernahmeflipflop FL abgegebenen Impulsen mit Hilfe von Zeitschaltungen EF2 und EF3 abgeleitet. Diese Zeitschaltungen IF3 und IF4 sind derart aufgebaut, dass das Startsignal ZS6 nur dann abgegeben wird, wenn eine festgelegte Zeit nach Auftreten des letzten Impulses vom Übernahmeflipflop FL verstrichen ist. Dann nämlich ist bereits der Stopimpuls SE2 aufgetreten. Nur für diesen Fall muss die Ladespannung einer der Ladeschaltungen LD1 und LD2 durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt werden. Die sonstigen Ladespannungen der Ladeschaltungen LD1 und LD2 sind für den Messwert uninteressant und werden darum von dem Analog-Digital-Wandler AD nicht in einen digitalen Wert SA umgesetzt. Der Analog-Digital-Wandler AD gibt seinerseits ein Endesignal ZS7 ab, wenn die Umwandlung vom analogen Wert in den digitalen Wert SA beendet ist. Dieses Endesignal ZS7 wird über eine Zeitschaltung EF1 einem Entladeflipflop FE zugeführt. Dieses gibt am Ausgang ein Signal ZS8 ab, das an die Entladeschaltungen ET1 und ET2 angelegt wird. Das Entladeflipflop FE ist weiterhin mit dem Ausgang des Übernahmeflipflops FS1 verbunden, über das es bei Auftreten des Startimpulses SE1 zurückgesetzt wird. Durch das Signal ZS8 werden die Entladeschaltungen ET1 und ET2 eingeschaltet.

[0031] Aus Fig. 2 ergibt sich weiterhin, dass der Rücksetzeingang des Übernahmeflipflops FS1 mit dem Ausgang des Verzögerungsgliedes ZG6 verbunden ist, während der Rücksetzeingang des Übernahmeflipflops FS2 mit dem Ausgang des Verzögerungsgliedes ZG5 verbunden ist. Das Übernahmeflipflop FS1 wird somit dann zurückgesetzt, wenn der erste Oszillatorimpuls das Übernahmeflipflop FL gesetzt hat, während das Übernahmeflipflop FS2 zurückgesetzt wird, wenn der Stopimpuls SE2 zum Ausgang des Verzögerungsgliedes ZG5 gelangt ist. Das Umschaltflipflop FU2 wird durch ein Signal zurückgesetzt, das vom Stopimpuls SE2abgeIeitet wird. Dazu ist der Ausgang des Verzögerungsgliedes ZG5 mit dem Rücksetzeingang des Umschaltflipflops FU2 verbunden. Wenn das Umschaltflipflop FU2 zurückgesetzt wird, dann wird die Konstantstromquelle KQ von den Ladeschaltungen LD1 und LD2 abgeschaltet. Zur Erzeugung der erforderlichen Signale ist das Umschaltflipflop FU2 mit einem NOR-Glied NR3 verbunden, an dessen Ausgang die Signale ZS 14 und ZF10 für die Konstantstromquelle KQ abgegeben werden.

[0032] Die Funktion der Schaltungsanordnung nach Fig. 2 und Fig. 3 wird in Verbindung mit dem Zeitdiagramm der Fig. 4 erläutert. In Zeile 1 ist der Startimpuls SE 1 und in Zeile 2 der Stopimpuls SE2 gezeigt. Ausgewertet werden jeweils die Vorderflanken der beiden Impulse. Die Vorderflanke des Startimpulses SE1 führt dazu, dass das bistabile Kippglied FF gesetzt wird. Am invertierenden Ausgang Ö: des bistabilen Kippgliedes FF erscheint somit die der Zeile 3 gezeigte Rückflanke. Die Verzögerung der Vorderflanke des Startimpulses SE1 und der Rückflanke des invertierenden Ausgangs Q des bistabilen Kippgliedes FF ist durch die Verzögerungsglieder ZG1, ZG3 und die Laufzeit der im Übertragungsweg angeordneten Bauelemente bedingt. Mit der Rückflanke am invertierenden Ausgang Q des bistabilen Kippgliedes FF wird der Oszillator OSZ gestartet und erzeugt die Oszillatorimpulse konstanter Frequenz. Diese Oszillatorimpulse verursachen ein ständiges Setzen der Übernahmeflipflops FL, dessen Ausgang Q in der Zeile 4 des Zeitdiagramms dargestellt ist.

[0033] Solange das bistabile Kippglied FF gesetzt bleibt, führen die Oszillatorimpulse zu einem ständigen Umschalten des Übernahmeflipflops FL, so dass an dessen Ausgang Q ein Impulszug konstanter Periodendauer erscheint. Dieser Impulszug wird mit Hilfe des Umschaltflipflops FU 1 (in Zeile 5 gezeigt) 2:1 umgesetzt und abwechselnd den Ladeschaltungen LD 1 und LD2 zugeführt. Aus Zeile 12 und Zeile 13 ist zu entnehmen, dass während der am Ausgang Q des Umschaltflipflops FU 1 abgegebenen Impulse entweder die Ladeschaltung LD1 aufgeladen wird oder die Ladeschaltung LD2. Nach Beendigung der Aufladung der einen Ladeschaltung LD wird die andere Ladeschaltung aufgeladen, während die eine Ladeschaltung wieder entladen wird. Dazu werden den Entladeschaltungen ET1 bzw. ET2 Signale zugeführt, die in den Zeilen 7 und 8 des Zeitdiagramms dargestellt sind. Immer wenn diese Signale ein niederes Potential haben, wird die zugeordnete Entladeschaltung entladen.

[0034] In Zeile 15 sind die Zählimpulse SU dargestellt, die in der Anzahl der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechen. Im Ausführungsbeispiel der Fig. 4 sind die Ladeschaltungen LD1 und LD2 5mal bis zum maximalen Wert aufgeladen worden und dementsprechend sind in Zeile 15 5 Zählimpulse dargestellt.

[0035] Die wechselweise Aufladung der Ladeschaltungen LD 1 und LD2 wird dann beendet, wenn der Stopimpuls SE2 erschienen ist. Dann nämlich wäre das bistabile Kippglied FF (Zeile 3) zurückgesetzt und am invertierenden Ausgang Q erscheint die Vorderflanke. Dies führt dazu, dass der Oszillator OSZ gestoppt wird. Dementsprechend gibt der Oszillator am Ausgang noch einen verkürzten Impuls ab. Dies führt im Ausführungsbeispiel der Fig. 4 nur noch zu einer teilweisen Aufladung der Ladeschaltung LD2. Die Ladespannung der Ladeschaltung LD2 wird nach Auftreten des Startimpulses ZS6 (Zeile 14) durch den Analog-Digital-Wandler AD in den digitalen Wert SA umgewandelt. Damit ist der Messvorgang beendet und aus der Anzahl der Zählimpulse SU (Zeile 15) Und dem der Ladespannung der Ladeschaltung LD2 entsprechenden digitalen Wert SA kann die gemessene Zeit festgestellt werden.

[0036] In Fig. 4 ist in Zeile 6 noch das Verhalten des invertierenden Ausgangs Q des Entladeflipflops dargestellt, das vom Endesignal ZS7 und vom Ausgang des Übernahmeflipflops FS1 beeinflusst wird. Aus Zeile 9 ergibt sich der Verlauf des Signals ZS 14, aus Zeile 10 und 11 der Verlauf der Signale ZS11 und ZS 12, die in Fig. 6 und 7 dargestellt sind, aus Zeile 16 das Endesignal ZS7 und aus Zeile 17 das Rücksetzsignal SRU.

[0037] Die Fig. 5 bis 8 zeigen eine ausführlichere Realisierung der Schaltungsanordnung nach Fig. 2 und Fig. 3. Das Startsignal SE1 wird über das Verzögerungsglied ZG 1, das zwischen Verstärker angeordnet ist, und das Sperrglied NR1 dem Übernahmeflipflop FS1 zugeführt. Entsprechend wird das Stopsignal SE2 über das Verzögerungsglied ZG2, das ebenfalls zwischen Verstärkern angeordnet ist, und das Sperrglied NR2 dem Übernahmeflipflop FS2 zugeführt. Das Sperrglied NR1 wird durch das Freigabeflipflop FG 1 freigegeben, dessen Setz-und Rücksetzeingang durch über einen Multiplexer MX2 zugeführte Steuersignale beeinflusst wird. Entsprechendes gilt für das Übernahmeflipflop FS2. Hier ist das Freigabeflipflop FG2 vorgesehen, dem über einen Multiplexer MX3 die zum Setzen und Zurücksetzen erforderlichen Steuersignale zugeführt werden. Diese Steuersignale sind in Fig. 5 eingezeichnet und sollen im folgenden kurz erläutert werden.

[0038] Das Steuersignal SR setzt die Freigabeflipflops FG1 und FG2 in den Ausgangszustand zurück. Mit Hilfe der Steuersignale SF1 bzw. SF2 kann das Freigabeflipflop FG1 bzw. FG2 gesetzt werden und damit die Übernahmeflipflops FS1 1 bzw. FS2 zur Übernahme des Startimpulses bzw. Stopimpulses freigegeben werden. Durch die Steuersignale SF3 bzw. SF4 ist es möglich, das Setzen des Freigabeflipflops FG1 1 bzw. FG2 vom Zustand des Übernahmeflipflops FS2 bzw. FS1 abhängig zu machen. Durch das Steuersignal SS1 bzw. SS2 kann das Freigabeflipflop FG1 bzw. FG2 zurückgesetzt werden und damit die zugeordneten Sperrglieder NR1 bzw. NR2 gesperrt werden. Mit Hilfe des Steuersignals SS3 bzw. SS4 kann das Freigabeflipflop FG1 1 bzw. FG2 vom zugeordneten Übernahmeflipflop FS1 bzw. FS2 beeinflusst werden. In diesem Falle werden die Freigabeflipflops FG1 und FG2 zurückgesetzt, wenn das zugeordnete Übernahmeflipflop FS1 bzw. FS2 gesetzt worden ist. Schliesslich kann mit Hilfe des Steuersignals SS5 bzw. SS6 das Rücksetzen des Freigabeflipflops FG 1 bzw. FG2 abhängig sein vom Zustand des ÜbernahmeflipflopsFS2 bzw. FS1, d.h. das Frei- gabeflipfl'op FG 1 wird dann zurückgesetzt, wenn das Übernahmeflipflop FS2 für den Stopimpuls gesetzt worden ist. Entsprechendes gilt für das Freigabeflipflop FG2 und das Übernahmeflipflop FS1.

[0039] Das Verzögerungsglied ZG3 und das Verzögerungsglied ZG4 besteht in Fig. 5 aus mehreren Zeitgliedern, zwischen denen Verstärker angeordnet sind. Dadurch wird erreicht; dass die Flanken der Impulse die erforderliche Steilheit trotz Verzögerung aufweisen. Durch den Kondensator CV1 veränderlicher Kapazität kann zu dem die Verzögerungszeit des Verzögerungsgliedes ZG4 eingestellt werden. Damit ist es möglich, die Verzögerungszeit des Verzögerungsgliedes ZG4 im Verhältnis zur Verzögerungszeit des Verzögerungsgliedes ZG3 zu verändern.

[0040] Am Ausgang und zwar am invertierenden Ausgang Q des bistabilen Kippgliedes FF ist der Oszillator OSZ angeschlossen. Dieser besteht aus einem NOR-Glied oder Sperrglied NR6 und einem Koaxialleitungsstück KX. Der Ausgang des NOR-Gliedes NR6 ist über das Koaxialleitungsstück KX zum Eingang zurückgekoppelt, wobei der andere Eingang des NOR-Gliedes NR6 mit dem Ausgang des bistabilen Kippgliedes FF verbunden ist. Erscheint am Ausgang des bistabilen Kippgliedes das Signal ZS1, d.h. wird dieses Signal ZS 1 logisch 0, dann erscheint am Ausgang des NOR-Gliedes NR6 eine logische 1, die über das Koaxialleitungsstück KX verzögert wiederum zum Eingang des NOR-Gliedes NR6 zurückgeführt wird. Dadurch liegt nun am Eingang des NOR-Gliedes NR6 eine logische 1 und am Ausgang des NOR-Gliedes NR6 erscheint wiederum eine logische 0. Auf diese Weise beginnt der Oszillator OSZ ohne Einschwingzeit zu schwingen und schwingt so lange, bis das Signal ZS1 vom bistabilen Kippglied FF wieder logisch 1 wird. Dadurch wird das NOR-Glied NR6 gesperrt, so dass der Ausgang des NOR-Gliedes NR6 im folgenden logisch 0 bleibt. Der Oszillator OSZ gibt somit in der Zeit zwischen dem Start- und dem Stopimpuls Oszillatorimpulse konstanter Frequenz- oder Periodendauer ab. Dabei kann der beim Abschalten des Oszillators OSZ abgegebene letzte Oszillatorimpuls verkürzt sein. Die Periodendauer der Oszillatorimpulse kann mit Hilfe eines Kondensators CV2 veränderlicher Kapazität justiert werden.

[0041] Bei sehr kurzem zeitlichen Abstand zwischen dem Start- und Stopimpuls gibt der Oszillator OSZ einen entsprechenden, kurzen Oszillatorimpuls ab. Dann ist es möglich, dass das Übernahmeflipflop FL durch den verkürzten Oszillatorimpuls in einen metastabilen Zustand gelangt, also nicht sicher ist, welche Lage das Übernahmeflipflop FL annimmt. Um diesen unerwünschten Zustand des Übernahmeflipflops FL zu vermeiden, ist zwischen dem Ausgang des Oszillators OSZ und dem Eingang des Übernahmeflipflops FL eine Schaltung PS angeordnet, die aus einem sehr schmalen Oszillatorimpuls einen ausreichenden lmpulszum Setzen des Übernahmeflipflops FL erzeugt. Die Schaltung PS enthält dazu eine Tunneldiode TD, die an einen Emitterfolger angeschlossen ist. Die Tunneldiode TD ist weiterhin mit einem Komparator OP1 verbunden. Auch ein kurzer Oszillatorimpuls ist ausreichend, um die Tunneldiode TD durchlässig zu steuern und damit das Potential am Eingang des Komparators OP1 so zu ändern, dass dieser am Ausgang einen genügend langen Impuls abgibt.

[0042] Das Übernahmeflipflop FLgibt am Ausgang Impulse ab, die in Frequenz und in Anzahl derjenigen der Oszillatorimpulse entspricht. Diese Impulse können somit dazu herangezogen werden, um die Ladeschaltungen LD1 und LD2 (Fig. 7) zu steuern. Dazu ist zunächst der Ausgang des Übernahmeflipflops FL mit dem ersten Umschaltflipflop FU 1 verbunden. Der eine Ausgang des Umschaltflipflops FU 1, und zwar der invertierende führt zu einem UND-Glied UG, von dem aus zwei Steuersignale ZS 11 und ZS 12 den Differenztransistoren T6 und T7 eines als Differenzverstärker realisierten Schalters SC zugeführt werden. Im Ausgangskreis des Schalters SC ist ein weiterer Differenzverstärker DV1 angeordnet, in dessen Ausgangskreis die Ladeschaltungen LD1 und LD2 angeordnet sind. Mit Hilfe der Steuersignale ZS11 und ZS12 werden somit über den Schalter SC und den Differenzverstärker DV1 abwechselnd die Ladeschaltungen LD und LD2 an eine Konstantstromquelle KQ angeschlossen.

[0043] Bevor jedoch ein Strom durch eine der Ladeschaltungen LD1 und LD2 fliessen kann, muss die Konstantstromquelle KQ an den Differenzverstärker DV 1 und dann an eine der Ladeschaltungen LD 1 und LD2 angeschlossen werden. Diese erfolgt über einen Differenzverstärker DV2, in dessen Emitterkreis die Konstantstromquelle KQ angeordnet ist, und in dessen Ausgangskreis der Differenzverstärker DV1 liegt. Dieser Differenzverstärker DV2 wird von einem weiteren Differenzverstärker DV5 angesteuert, dessen Transistoren T5 und T8 Steuersignale ZS 10 und ZS 14 zugeführt werden. Diese Steuersignale ZS 10 und ZS 14 werden von dem zweiten Umschaltflipflop FU2 abgeleitet, das über das Verzögerungsglied ZG6 mit dem Ausgang des Übernahmeflipflops FL verbunden ist. Zeitlich später als das erste Umschaltflipflop FU1 wird das zweite Umschaltflipflop FU2 gesetzt und erzeugt mit Hilfe des logischen Gliedes NR3 die Steuersignale ZS 10 und ZS14. Wenn das zweite Umschaltflipflop FU2 gesetzt worden ist, dann wird das Steuersignal ZS10 erzeugt und damit der Differenztransistor T8 leitend gesteuert. Dies hat zur Folge, dass der Differenzverstärker DV2 die Konstantstromquelle KQ an den Differenzverstärker DV1 anschaltet. Mit Hilfe der Steuersignale ZS 11 und ZS 12 von dem ersten Umschaltflipflop FU 1 wird dann festgelegt, über welche der beiden Ladeschaltungen LD1 und LD2 der Konstantstrom von der Konstantstromquelle KQ fliessen soll. Die Zeitdauer des Stromflusses und damit das Mass der Aufladung der Ladeschaltungen LD1 und LD2 wird durch die Periodendauer der von dem Umschaltflipflop FU 1 abgegebenen Steuersignale festgelegt. Die entsprechenden Zeitverhältnisse ergeben sich aus dem Zeitdiagramm der Fig. 4 und zwar aus Zeile 10 und Zeile 11. In Zeile 10 ist das Steuersignal ZS12, in Zeile 11 das Steuersignal ZS11 dargestellt. Aus Zeile 9 des Zeitdiagramms ergibt sich der Verlauf des Steuersignals ZS14 vom zweiten Umschaltflipflop FU2. Es ist zu sehen, dass die Verzögerungszeit des Verzögerungsgliedes ZG6, die mit Hilfe des Kondensators CV3 veränderbar ist, derart eingestellt ist, dass die Steuersignale ZS14, ZS12 und ZS11 sich in etwa zum gleichen Zeitpunkt ändern.

[0044] Die Aufladung einer der Ladeschaltungen LS1 oder LD2 muss auf jeden Fall dann beendet werden, wenn der Stopimpuls erschienen ist und dem bistabilen Kippglied FF zugeführt wird. In diesem Fall wird durch das Steuersignal ZS4, das dem bistabilen Kippglied FF zugeführt wird, gleichzeitig das zweite Umschaltflipflop FU2 zurückgesetzt und damit die Konstantstromquelle KQ durch den Differenzverstärker DV2 von den Ladeschaltungen abgeschaltet. Damit wird die Aufladung der Ladeschaltung, die vom Differenzverstärker DV1 zuletzt an die Konstantstromquelle KQ angelegt worden ist, beendet. Die Folge ist, dass mit Erscheinen des Stopimpulses diese Ladeschaltung, in Fig. 4 die Ladeschaltung LD2, nur noch teilweise aufgeladen wird. Die dabei in der Ladeschaltung gegebene Ladespannung, in Fig. 4 mit UD bezeichnet, ist dann ein Mass für die Zeitdauer des letzten verkürzten Oszillatorimpulses. Diese Ladespannung UD wird dann weiter ausgewertet.

[0045] Da die Ladeschaltungen LD1 und LD2 abwechselnd an die Konstantstromquelle KQ im Rhythmus der Steuersignale ZS 11 und ZS 12 vom ersten Umschaltflipflop FU 1 angeschaltet werden, müssen diese in Gegentakt entladen werden. Das heisst, wenn die Ladeschaltung LD an die Konstantstromquelle KQ angeschaltet wird, muss die Ladeschaltung LD2 gleichzeitig entladen werden. Dies erfolgt mit Hilfe der Entladeschaltungen ET 1 und ET2, die jeweils aus einem Differenzverstärker und einem parallel zu den Kondensatoren der Ladeschaltungen LD1 und LD2 angeordneten Transistor TE bestehen. Mit Hilfe der Differenzverstärker der Entladeschaltungen ET1 und ET2 werden diese Transistoren TE jeweils im Gegentakt zur Aufladung einer der Ladeschaltungen leitend gesteuert und damit die parallel liegenden Kondensatoren der Ladeschaltungen sehr schnell entladen. Die Ansteuerung der Entladeschaltung ET1 und ET2 erfolgt ebenfalls vom ersten Umschaltflipflop FU 1 aus. Die Ausgänge des Umschaltflipflops FU 1 sind dazu mit einer monostabilen Kippschaltung EF4 und einer zweiten monostabilen Kippschaltung EF5 verbunden. Am Ausgang der ersten monostabilen Kippschaltung EF4 erscheint das Steuersignal ZS 15, das der Entladeschaltung ET1 zugeführt wird. Am Ausgang der monostabilen Kippschaltung EF5 erscheint das Steuersignal ZS16, das der Entladeschaltung ET2 zugeführt wird. Die Steuersignale ZS15 und ZS 16 sind in Zeile 7 und Zeile 8 des Zeitdiagramms der Fig. 4 dargestellt. Aus Fig. 4 ist zu ersehen, dass immer jeweils eine Ladeschaltung aufgeladen wird und gleichzeitig die andere Ladeschaltung mit Hilfe der zugeordneten Entladeschaltung ET entladen wird.

[0046] Die Ladeschaltungen LD1 bzw. LD2 bestehen jeweils aus Kondensatoren CL1, CL2, die in Kollektorzweigen der Transistoren des Differenzverstärkers DV1 liegen. Dabei kann die Ladeschaltung LD2 aus der Parallelschaltung von zwei Kondensatoren bestehen, von denen der eine einen festen Wert und der andere einen variablen Wert hat. Mit Hilfe des Kondensators variabler Kapazität kann dann die Kapazität CL2 justiert werden.

[0047] Die Ladespannung der Ladeschaltungen LD 1 bzw. LD2, die mit ZS17 bzw. ZS18 bezeichnet sind, werden nach Fig. 8 einem Analog-Multiplexer MUX1 zugeführt. Mit Hilfe des Multiplexers MX1 werden die Ladespannungen ZS 18 und ZS 17 derart mit den Eingängen der Verstärkerschaltung VST, die als Operationsverstärker realisiert ist, angeschlossen, dass jeweils die Ladespannung der aufgeladenen Ladeschaltung LD an den einen Eingang der Verstärkerschaltung VST angelegt wird und die Ladespannung der entladenen Ladeschaltung an den anderen Eingang der Verstärkerschaltung VST. Dazu wird die Ladespannung ZS18 einem ersten Operationsverstärker VT1 und einem dritten Operationsverstärker VT3 und die Ladespannung ZS 17 einem zweiten Operationsverstärker VT2 und einem vierten Operationsverstärker VT4 zugeführt. Im Ausgangszweig jedes Operationsverstärkers VT ist eine Diodenschaltung aus zwei gegensinnig geschalteten Dioden angeordnet und das Ende des Ausgangszweiges wird auf den invertierenden Eingang des zugeordneten Operationsverstärkers VTzurückgeführt. Der Ausgang des Operationsverstärkers VT1 und der des Operationsverstärkers VT2 sind weiterhin miteinander verbunden und führen zum einen Eingang der Verstärkerschaltung VST. Entsprechend sind die Ausgänge der Operationsverstärker VT3 und VT4 miteinander verbunden und führen zum anderen Eingang der Verstärkerschaltung VST. Somit ist es möglich, die Ladespannung ZS 17 sowohl an den einen als auch den anderen Eingang der Verstärkerschaltung VST anzulegen und entsprechendes gilt auch für die Ladespannung ZS 18.

[0048] Die Anschaltung zweier der Operationsverstärker VT an die Eingänge der Verstärkerschaltung VST erfolgt mit Hilfe des Multiplexers MUX1, der aus zwei Differenzverstärker DV3 und DV4 besteht. Der eine Ausgang des Differenzverstärkers DV3 ist mit dem Verbindungspunkt VP1 der Dioden im Ausgangszweig des Operationsverstärkers VT1 verbunden, der andere Ausgang des Differenzverstärkers DV3 mit dem Verbindungspunkt VP2 der Dioden im Ausgangszweig des Operationsverstärkers VT2. Der eine Ausgang des Differenzverstärkers DV4 ist mit dem Verbindungspunkt VT3 der Dioden im Ausgangszweig des Operationsverstärkers VP3 und der andere Ausgang des Differenzverstärkers DV4 mit dem Verbindungspunkt VP4 im Ausgangszweig des Operationsverstärkers VT4 verbunden. Die Verbindungspunkte VP1 bis VP4 sind weiterhin jeweils mit einer Konstantstromquelle KS 1 bis KS 4 verbunden. Mit Hilfe der Differenzverstärker DV3 und DV4 kann erreicht werden, dass der Strom der Konstantstromquelle KS entweder über die Dioden im Ausgangszweig des zugordneten Operationsverstärkers fliessen und damit diese Dioden durchlässig werden oder über den Transistor des Differenzverstärkers. Im letzteren Fall sind die Dioden im Ausgangszweig des Operationsverstärkers gesperrt, da über eine am Emitter des Transistors angeschlossene Diode DC Sperrpotential an den Dioden liegt.

[0049] Die Ansteuerung der Differenzverstärker DV3 und DV4 des Multiplexers MX1 erfolgt durch Steuersignale ZS9 und ZS13. Diese Steuersignale werden vom ersten Umschaltflipflop FU abgeleitet. Durch das erste Umschaltflipflop FU 1 wird festgelelgt, welche der Ladeschaltungen LD1 oder LD2 gerade aufgeladen werden und welche nicht. Dadurch ist auch festgelegt, welche Ladespannung ZS 17 oder ZS 18 an den einen Eingang der Verstärkerschaltung und welche Ladespannung ZS18, ZS 17 an den anderen Eingang der Verstärkerschaltung VST anzuschliessen ist. Damit wird gewährleistet, dass am Ausgang der Verstärkerschaltung VST immer die Differenz der Ladespannungen ZS17, ZS 18 vorliegt.

[0050] Da von dem Analog-Digital-Wandler AD nur die Ladespannung UD, die dem verkürzten Oszillatorimpuls zugeordnet ist, in den digitalen Wert SA umgewandelt werden soll, wird dem Analog-Digital-Wandler AD das Startsignal ZS6 zugeführt. Dieses Startsignal ZS6 wird vom Ausgang des Übernahmeflipflops FL abgeleitet. Durch die monostabile Kippschaltung EF2 mit verhältnismässig grosser Zeitkonstante wird erreicht, dass sich eine Änderung am Ausgang des Übernahmeflipflops FL an ihrem Ausgang nur dann auswirkt, wenn der Oszillator OSZ wieder abgeschaltet worden ist. Aus dem Impuls am Ausgang der monostabilen Kippschaltung EF2 wird mit Hilfe der Kippschaltung EF3 das Signal ZS6, also das Startsignal für den Analog-Digital-Wandler entwickelt. Das Startsignal ZS6 ist in Fig. 4 in Zeile 14 dargestellt. Es ist zu sehen, dass es nach Auftreten des Stopimpulses und nach Beendigung der Aufladung der Ladeschaltung LD2 auftritt.

[0051] Die Beendigung der Umwandlung der Ladespannung in einen digitalen Wert SA durch den Analog-Digital-Wandler AD zeigt dieser durch ein Endesignal ZS7 an, das zum Zurücksetzen des Entladeflipflops FE benutzt wird. Über das Signal ZS8 werden dann die Entladeschaltungen ET1 und ET2 abgeschaltet. Das Signal ZS8 wird in Zeile 6 der Fig. 4 dargestellt.

[0052] Das Endesignal ZS7 wird einer Impulsformerstufe EF1 zugeführt und kann von dort als Signal ME zum Ausgang geführt werden. Dieses Signal ME gibt an, dass ein Messvorgang beendet ist.

[0053] In den Fig. 5 bis 8 sind eine Reihe von Potentialen, die mit P bezeichnet sind, angegeben. Sie können z.B. sein:

P1 = -5,2 Volt,

P2 = -2 Volt,

P3 = -0,8 Volt ^_ ECL log. « 1 »,

P4 = 5 Volt,

P5 = 15 Volt,

P6 = -15 Volt.

[0054] Die übrigen nicht weiter beschriebenen Bauelemente in den Fig. 5 bis 8 dienen zur Einstellung der Arbeitspunkte. Die Bausteine SQ1 und SQ2 sind Spannungskonverter.

Bausteineliste

[0055] 

OP1 = SP 9685

Operationsverstärker VT = AM 405-2

Konstantstromquelle KS = CR 470

Analog-Digital-Wandler AD = ADC-EH 10 B 1

Spannungsversorgung SQ1 = DC/DC Konverter 546, + 5/ ± 15 Volt

SQ2 entspricht Spannungsversorgung SQ1

Ansprüche

1. Schaltungsanordnung zur Messung von Zeiten, insbesondere auch von sehr kurzen Zeiten, und zur Angabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird unter Verwendung einer Ladeanordnung und einer Zähleinrichtung zur Zählung von Oszillatorimpulsen, dadurch gekennzeichnet, dass ein erstes Verzögerungsglied (ZG3) vorgesehen ist, dem der Startimpuls (SE1) zugeführt wird, dass ein zweites Verzögerungsglied (ZG4, ZG5) mit einer gegenüber der Verzögerungszeit des ersten Verzögerungsgliedes (ZG3) grösseren Verzögerungszeit vorgesehen ist, dem der Stopimpuls (SE2) zugeführt wird, dass das erste Verzögerungsglied (ZG3) mit dem Setzeingang eines bistabilen Kippgliedes (FF) und das zweite Verzögerungsglied (ZG4, ZG5) mit dem Rücksetzeingang des bistabilen Kippgliedes verbunden ist, dass am Ausgang des bistabilen Kippgliedes (FF) der Oszillator (OSZ) angeschlossen ist, der einschaltet, wenn das bistabile Kippglied gesetzt wird und der ausschaltet, wenn das bistabile Kippglied zurückgesetzt wird, dass die Ladeanordnung aus einer ersten und einer zweiten Ladeschaltung (LD1, LD2) besteht, die während der zu messenden Zeit abwechselnd jeweils für eine ganze oder bei Auftreten des Stopimpulses verkürzte Periode des Oszillatorimpulses zur Erzeugung einer dazu proportionalen Ladespannung mit einer Konstantstromquelle (KQ) verbindbar sind und die abwechselnd im Gegentakt zur Verbindung mit der Konstantstromquelle durch jeweils eine Entladeschaltung (ET1, ET2) entladbar sind, dass die Ausgänge der Ladeschaltungen (LD1, LD2) durch einen ersten Multiplexer (MX1) potentialmässig richtig mit einer Verstärkerschaltung (VST) verbindbar sind, dass der Ausgang der Verstärkerschaltung (VST) mit einem Analog-Digital-Wandler (AD) verbunden ist, der durch ein Startsignal (ZS6) eingeschaltet wird, wenn der Stopimpuls (SE2) aufgetreten ist, so dass nur die der Dauer des verkürzten Oszillatorimpulses proportionale Ladespannung (UD) in einen digitalen Wert umgewandelt wird, und dass eine Zähleinrichtung (FL, FR, NR4, NR5, BZ) vorgesehen ist, die die vom Oszillator (OSZ) abgegebenen Impulse ganzer Periode zählt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass zwischen dem ersten und zweiten Verzögerungsglied (ZG3, ZG4, ZG5) und die Eingänge (E1, E2) für den Startimpuls und den Stopimpuls jeweils eine Vorstufe bestehend aus einem Freigabeflipflop (FG1, FG2) und einem über ein Sperrglied (NR1, NR2) mit dem Freigabeflipflop verbundenen Übernahmeflipflop (FS1, FS2) angeordnet ist, und dass mit Hilfe der Freigabeflipflops (FG 1, FG2) festlegbar ist, welcher Start- bzw. Stopimpuls zum bistabilen Kippglied (FF) gelangt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass zwischen dem Eingang (E1) für den Startimpuls (SE1) und dem ersten Übernahmeflipflop (FS1) ein drittes Verzögerungsglied (ZG 1 ) und zwischen dem Eingang (E2) für den Stopimpuls (SE2) und dem zweiten Übernahmeflipflop (FS2) ein viertes Verzögerungsglied (ZG2) mit einer gegenüber der Verzögerungszeit des dritten Verzögerungsgliedes grösseren Verzögerungszeit angeordnet ist.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Ladeschaltung (LD 1) aus einem im Kollektorzweig des einen Transistors eines ersten Differenzverstärkers (DV1) angeordneten ersten Kondensator (CL1) und die zweite Ladeschaltung (LD2) aus einem im Kollektorzweig des anderen Transistors des ersten Differenzverstärkers (DV 1) angeordneten zweiten Kondensator (CL2) besteht.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass der Kondensator der zweiten Ladeschaltung (LD2) aus einer Parallelschaltung eines Kondensators fester Kapazität und eines Kondensators variabler Kapazität besteht.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Basiselektroden des einen und des anderen Transistors des ersten Differenzverstärkers (DV1) in den Kollektorzweigen der Transistoren (T6, T7) eines zweiten Differenzverstärkers (SC) angeordnet sind, und dass an den Basiselektroden der Transistoren des zweiten Differenzverstärkers ein die Ladeschaltungen (LD1, LD2) abwechselnd einschaltendes Umschaltsignal (ZS 11, ZS 12) anliegt.

7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die miteinander verbundenen Emitter der Transistoren des ersten Differenzverstärkers (DV 1 ) im Kollektorzweig des einen Transistors eines dritten Differenzverstärkers (DV2) angeordnet sind, dessen anderer Transistor mit seinem Kollektor mit einem festen Potential verbunden ist, und dass die Emitter der Transistoren des drittenDifferenzverstärkers (DV2) mit der Konstantstromquelle (KQ) verbunden sind und an die Basiselektroden der Transistoren ein erstes Einschaltsignal (ZS10, ZS14) anlegbar ist.

8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die erste Entladeschaltung (ET1) aus einem parallel zu dem ersten Kondensator (CL1) der ersten Ladeschaltung (LD1) angeordneten Entladetransistor (TE) und aus einem vierten Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors (TE) verbunden ist und dessen Eingängen ein zweites Einschaltsignal (ZS15) zuführbar ist.

9. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die zweite Entladeschaltung (ET2) aus einem parallel zu dem zweiten Kondensator (CL2) der zweiten Ladeschaltung (LD2) angeordneten Entladetransistor (TE) und aus einem fünften Differenzverstärker besteht, dessen einer Ausgang mit der Basiselektrode des Entladetransistors verbunden ist und an dessen Eingängen ein drittes Einschaltsignal (ZS16) anlegbar ist.

10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass am Ausgang des Oszillators (OSZ) ein drittes Übernahmeflipflop (FL) angeordnet ist, dessen einer Ausgang mit einem ersten Umschaltflipflop (FU1) verbunden ist, das am Ausgang das Umschaltsignal (ZS11, ZS12) abgibt.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dasszur Erzeugung des zweiten Einschaltsignals (ZS15) eine erste monostabile Kippschaltung (EF4) vorgesehen ist, die mit dem einen Ausgang des ersten Umschaltflipflops (FU1) verbunden ist.

12. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass zur Erzeugung des dritten Einschaltsignals (ZS 16) eine zweite monostabile Kippschaltung (EF5) vorgesehen ist, die mit dem anderen Ausgang des ersten Umschaltflipflops (FU 1 ) verbunden ist.

13. Schaltungsanordnung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass am einen Ausgang des dritten Übernahmeflipflops (FL) ein zweites Umschaltflipflop (FU2) angeschlossen ist, das am Ausgang das erste Einschaltsignal (ZS10, ZS14) abgibt.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass der Rücksetzeingang des zweiten Umschaltflipflops (FU2) mit dem Ausgang des zweiten Verzögerungsgliedes (ZG4, ZG5) verbunden ist.

15. Schaltungsanordnung nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass zwischen Oszillator (OSZ) und drittem Übernahmeflipflop (FL) eine Schaltungsanordnung (PS) mit einer Tunneldiode (TD) angeordnet ist, die auch bei einem Oszillatorimpuls sehr kurzer Dauer einen zum Setzen des dritten Übernahmeflipflops ausreichenden Impuls erzeugt.

16. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Oszillator (OSZ) aus einem NOR-Glied (NR6) und einem zwischen dem Eingang und dem Ausgang des NOR-Gliedes angeordneten Koaxialleitungsstück (KX) besteht, und dass der andere Eingang des NOR-Gliedes (NR6) mit dem Ausgang des bistabilen Kippgliedes (FF) verbunden ist.

17. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Multiplexer (MX1) aus jeweils zwei Operationsverstärkern (VT) pro Ausgang der ersten und der zweiten Ladeschaltung (LD1, LD2) besteht, deren Ausgang jeweils zum invertierenden Eingang des eigenen Operationsverstärkers zurückgekoppelt ist, wobei im Ausgangszweig jedes Operationsverstärkers (VT) zwei gegensinnig angeordnete Dioden liegen, und wobei jeweils der Ausgang des einen einer Ladeschaltung zugeordneten Operationsverstärkers (VT) mit dem einen Eingang der als Operationsverstärker realisierten Verstärkerschaltung (VST) und der Ausgang des anderen der Ladeschaltung zugeordneten Operationsverstärkers mit dem anderen Eingang der Verstärkerschaltung verbunden ist, sowie aus einem sechsten Differenzverstärker (DV3), dessen einer Ausgang mit dem Verbindungspunkt (VP1) der Dioden des zwischen der ersten Ladeschaltung (LD1) und dem einen Eingang der Verstärkerschaltung (VST) liegenden Operationsverstärker (VT1) verbunden ist, dessen zweiter Ausgang mit dem Verbindungspunkt (VP2) der Dioden des zwischen der zweiten Ladeschaltung (LD2) und dem einen Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT2) verbunden ist und dessen Eingänge mit den Ausgängen des ersten Umschaltflipflops (FU1) verbunden ist, und aus einem siebten Differenzverstärker (DV4), dessen einer Ausgang mit dem Verbindungspunkt (VP3) der Dioden des zwischen der ersten Ladeschaltung (LD1) und dem zweiten Eingang der Verstärkerschaltung (VST) liegenden Operationsverstärker (VT3) verbunden ist, dessen anderer Ausgang mit dem Verbindungspunkt (VP4) der Dioden des zwischen der zweiten Ladeschaltung (LD2) und dem zweiten Eingang der Verstärkerschaltung liegenden Operationsverstärker (VT4) verbunden ist und dessen Eingänge so mit den Ausgängen des ersten Umschaltflipflops (FU 1) verbunden sind, dass jeweils die geladenen Ladeschaltungen (LD 1, LD2) an den ersten Eingang der Verstärkerschaltung und die entladenen Ladeschaltungen an den zweiten Eingang der Verstärkerschaltung angeschlossen sind, aus an den Ausgängen des sechsten und siebten Differenzverstärkers (DV3, DV4) angeordneten Dioden (DC) und aus Konstantstromquellen (KS1 - KS4) pro Operationsverstärker (VT), die jeweils an den Verbindungspunkt (VP) der Dioden der Operationsverstärker angeschlossen sind.

18. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Zähleinrichtung aus einem bistabilen Kippglied (FR) besteht, dessen nicht invertierender Ausgang über ein sechstes Verzögerungsglied (ZG7) mit dem Rücksetzeingang verbunden ist und dessen Setzeingang an den Ausgang des ersten Verzögerungsgliedes (ZG3) angeschlossen ist, aus einem vierten NOR-Glied (NR4), dessen einer Eingang mit dem dritten Übernahmeflipflop (FL) und dessen anderer Eingang mit dem bistabilen Kippglied (FR) verbunden ist und das am Ausgang die der Anzahl der Oszillatorimpulse ganzer Periodendauer entsprechenden Zählimpulse (SU) abgibt, und aus einem fünften NOR-Glied (NR5), dessen einer Eingang mit dem Ausgang des dritten Übernahmeflipflops (FL), dessen anderer Eingang mit dem invertierenden Ausgang des bistabilen Kippgliedes (FR) verbunden ist und das am Ausgang einen zu Beginn jedes Messvorganges auftretenden Rücksetzimpuls (SRU) abgibt und aus einem Binärzähler (BZ), dessen Zähleingang mit dem Ausgang des vierten NOR-Gliedes (NR4) und dessen Rücksetzeingang mit dem Ausgang des fünften NOR-Gliedes (NR5) verbunden ist.

19. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass vor den Freigabeflipflops (FG 1, FG2) weitere Multiplexer (MX2, MX3) angeordnet sind, durch die Steuersignale an die Eingänge der Freigabeflipflops anlegbar sind.

Claims

1. A circuit arrangement for measuring time intervals in particular very short time intervals, and for indicating the measured time interval in digital form, being supplied with a start pulse which indicates the start of the time interval to be measured and with a stop pulse which indicates the end of the time interval to be measured, and using a charging arrangement and a counting device which counts oscillator pulses, characterised in that a first delay element (ZG3) is supplied with a start pulse (SE 1 that a second delay element (ZG4, ZG5) has a longer delay time than the delay time of the first delay element (ZG3) and supplied with a stop pulse (SE2), that the first delay element (ZG3) is connected to the set input of a bistable trigger circuit (FF) and the second delay element (ZG4, ZG5) is connected to the reset input of the bistable trigger circuit, that the output of the bistable trigger circuit (FF) is connected to an oscillator (OSZ) switched on when the bistable trigger circuit is set and switched off when the bistable trigger circuit is reset, that the charging arrangement consists of a first and a second charging circuit (LD 1, LD2) which, during the time interval to be measured, can each alternately be connected to a constant current source (KQ) for a whole period of the oscillator pulse forthe generation of a charging voltage proportional to said oscillator pulse, or in the event of the stop pulse for a shortened period, and each be alternately discharged by a discharging circuit (ET1, ET2) in push-pull to the connection to the constant current source, that the outputs of the charging circuits (LD1, LD2) can be connected by a first multiplexer (MX1) with the current potential to an amplifier circuit (VST), that the output of the amplifier circuit (VST) is connected to an analogue-digital converter (AD) switched on by a start signal (ZS6) when the stop pulse (SE2) has occurred so that the only charging voltage (UD) proportional to the duration of the shortened oscillator pulse is converted into a digital value, and that a counting device (FL, FR, NR4, NR5, BZ) is provided, which counts the whole period pulses emitted by the oscillator (OSZ).

2. A circuit arrangement as claimed in Claim 1, characterised in that between the first and second delay elements (ZG3, ZG4, ZG5) and the inputs (E1, E2) for the start pulse and the stop pulse, there is in each case arranged a preliminary stage consisting of a release flip-flop (FG1, FG2) and a transfer flip-flop (FS1, FS2) connected to the release flip-flop via a blocking element (NR1, NR2), and that with the assistance of the release flip-flops (FG 1, FG2) it can be determined which start or stop pulse reaches the bistable trigger circuit (FF), as the case may be.

3. A circuit arrangement as claimed in Claim 2, characterised in that a third delay element (ZG1) is arranged between the input (E1) for the start pulse (SE1) and the first transfer flip-flop (FS1), and a fourth delay element (ZG2) having a longer delay time than the delay time of the third delay element is arranged between the input (E2) for the stop pulse (SE2) and the second transfer flip-flop (FS2).

4. A circuit arrangement as claimed in one preceding Claim, characterised in that the first charging circuit (LD1) consists of a first capacitor (CL1) arranged in the collector arm of the first transistor of a first differential amplifier (DV1), and the second charging circuit (LD2) consists of a second capacitor (CL2) arranged in the collector arm of the other transistor of the first differential amplifier (DV1).

5. A circuit arrangement as claimed in Claim 4, characterised in that the capacitor of the second charging circuit (LD2) consists of a parallel arrangement of a fixed value capacitor and a variable capacitor.

6. A circuit arrangement as claimed in Claim 4 or Claim 5, characterised in that the base electrodes of the first transistor and the other transistor of the first differential amplifier (DV 1) are arranged in the collector arms of the transistors (T6, T7) of a second differential amplifier (SC), and that a switch-over signal (ZS11, ZS12), which alternately switches-on the charging circuits (LD1, LD2), is connected to the base electrodes of the transistors of the second differential amplifier.

7. A circuit arrangement as claimed in one of Claims 4to 6, characterised in that the interconnected emitters of the transistors of the first differential amplifier (DV1) are arranged in the collector arm of the first transistor of a third differential amplifier (DV2) whose other transistor is connected by its collector to a fixed potential, and that the emitters of the transistors of the third differential amplifier (DV2) are connected to the constant current source (KQ) and a first switch-on signal (ZS10, ZS14) can be connected to the base electrodes of the transistors.

8. A circuit arrangement as claimed in one of Claims 4 to 7, characterised in that the discharging circuit (ET1) consists of a discharging transistor (TE) which is arranged in parallel to the first capacitor (CL1) of the first charging circuit (LD1), and of a fourth differential amplifier whose first outputs to the base electrode of the discharging transistor (TE) and whose inputs can be supplied with a second switch-on signal (ZS15).

9. A circuit arrangement as claimed in one of Claims 4 to 7, characterised in that the second discharging circuit (ET2) consists of a discharging transistor (TE) which is arranged in parallel to the second capacitor (CL2) of the second charging circuit (LD2), and of a fifth differential amplifier whose first output is connected to the base electrode of the discharging transistor and to the inputs of which a third switch-on signal (ZS16) can be connected.

10. A circuit arrangement as claimed in one of Claims 6 to 9, characterised in that at the output of the oscillator (OSZ) is arranged a third transfer flip-flop (FL) whose first output is connected to a first switch-over flip-flop (FU 1) which emits the switch-over signal (ZS11, ZS12) at its output.

11. A circuit arrangement as claimed in Claim 10, characterised in that for the generation of the second switch-on signal (ZS15) a first monostable trigger circuit (EF4) is provided which is connected to the first output of the first switch-over flip-flop (FU 1 ).

12. A circuit arrangement as claimed in Claim 10, characterised in that the generation of the third switch-on signal (ZS 16) a second monostable trigger circuit (EF5) is provided which is connected to the other output of the first switch-over flip-flop (FU 1

13. A circuit arrangement as claimed in one of Claims 10 to 12, characterised in that the first output of the third transfer flip-flop (FL) is connected to a second switch-over flip-flop (FU2) which emits the first switch-on signal (ZS 10, ZS 14) at its output.

14. A circuit arrangement as claimed in Claim 13, characterised in that the reset input of the second switch-over flip-flop (FU2) is connected to the output of the second delay element (ZG4, ZG5).

15. A circuit arrangement as claimed in one of Claims 10 to 14, characterised in that between the oscillator (OSZ) and the third transfer flip-flop (FL) is arranged a circuit arrangement (PS) including a tunnel diode (TD) which, even in the event of an oscillator pulse of very short duration, generates a pulse which is sufficient to set the third transfer flip-flop.

16. A circuit arrangement as claimed in one of the preceding Claims, characterised in that the oscillator (OSZ) consists of a NOR-gate (NR6) and a coaxial line component (KX) which is arranged between the input and the output of the NOR-gate, and that the other input of the NOR-gate (NR6) is connected to the output of the bistable trigger circuit (FF).

17. A circuit arrangement as claimed in one of the preceding Claims, characterised in that the first multiplexer (MX 1 ) consists of two operational amplifiers (VT) in respect of each output of the first and second charging circuits (LD1, LD2), the output of each of which is coupled back to the inverting input of the assigned operational amplifier, where the output arm of each operational amplifier (VT) contains two diodes which are arranged in opposing fashion and where the output of the first operational amplifier (VT) assigned to a charging circuit is connected to the first input of the amplifier circuit (VST), which is in the form of an operational amplifier, and where the output of the other operational amplifier which is assigned to the charging circuit is connected to the other input of the amplifier circuit, and further consists of a sixth differential amplifier (DV3) whose first output is connected to the connection point (VP1) of the diodes of the operational amplifier (VT1) which is arranged between the first charging circuit (LD 1) and the first input of the amplifier circuit (VST), whose second output is connected to the connection point (V2) of the diodes of the operational amplifier (VT2) which is located between the second charging circuit (LD2) and the first input of the amplifier circuit, and whose inputs are connected to the outputs of the first switch-over flip-flop (FU1), and further consisting of a seventh differential amplifier (DV4) whose first output is connected to the connection point (VP3) of the diodes of the operational amplifier (VT3) which is located between the first charging circuit (LD1) and the second input of the amplifier circuit (VST), whose other output is connected to the connection point (VP4) of the diodes of the operational amplifier (VT4) which is located between the second charging circuit (LD2) and the second input of the amplifier circuit, and whose inputs are connected to the output of the first switch-over flip-flop (FU 1 ) in such manner that the charged charging circuits (LD1, LD2) are in each case connected to the first input of the amplifier circuit and the discharged charging circuits are in each case connected to the second input of the amplifier circuit, and further consisting of diodes (DC) which are arranged at the outputs of the sixth and seventh differential amplifiers (DV3, DV4), and of constant current sources (KS 1 to KS4) which are provided in respect of each operational amplifier (VT) and which are each connected to the connection point (VP) of the diodes of the operational amplifiers.

18. A circuit arrangement as claimed in one of the preceding Claims, characterised in that the counting device consists of a bistable trigger circuit (FR) whose non-inverting output is connected via a sixth delay element (ZG7) to the reset input and whose set input is connected to the output of the first delay element (ZG3), further consisting of a fourth NOR-gate (NR4) whose first input is connected to the third transfer flip-flop (FL) and whose other input is connected to the bistable trigger circuit (FR) and which emits from its output the counting pulses (SU) which correspond to the number of oscillator pulses with a whole period duration, and further consisting of a fifth NOR-gate (NR5) whose first input is connected to the output of the third transfer flip-flop (FL), whose other input is connected to the inverting output of the bistable trigger circuit (FR) and which emits from this output a reset pulse (SRU) which occurs at the beginning of each measurement process, and further consisting of a binary counter (BZ) whose counting input is connected to the output of the fourth NOR-gate (NR4) and whose reset input is connected to the output of the fifth NOR-gate (NR5).

19. A circuit arrangement as claimed in Claims 2 or 3, characterised in that the release fli_Rlflops (FG 1, FG2) are preceded by further multiplexers (MX2, MX3) by means of which control signals can be connected to the inputs of the release flip-flops.

Revendications

1. Montage pour la mesure de temps, en particulier de temps très courts, et pour l'indication des temps mesurés sous forme numérique, auquel sont appliquées une impulsion de départ marquant le début du temps à mesurer et une impulsion d'arrêt marquant la fin du temps à mesurer, avec utilisation d'un dispositif de charge et d'un dispositif de comptage pour compter les impulsions d'un oscillateur, caractérisé en ce qu'un premier élément de retard (ZG3) est prévu, auquel est appliquée l'impulsion de départ (SE1), qu'un deuxième élément de retard (ZG4, ZG5) est prévu avec un temps de retard plus grand que celui du premier élément de retard (ZG3), auquel est appliquée l'impulsion d'arrêt (SE2), que le premier élément de retard (ZG3) est relié à l'entrée de mise à 1 d'un basculeur bistable (FF) et le deuxième élément de retard (ZG4, ZG5) est relié à l'entrée de remise à 0 de ce basculeur bistable, que l'oscillateur (OSZ) est raccordé à la sortie du basculeur bistable (FF), l'oscillateur s'enclenchant à la mise à 1 du basculeur bistable et s'arrêtant lorsque le basculeur est remis à 0, que le dispositif de charge se compose d'un premier et d'un second circuit de charge (LD 1, LD2) qui, pendant le temps à mesurer, sont alternativement connectables à une source de courant constant (KQ) pendant une période complète de l'impulsion de l'oscillateur ou, en cas d'apparition de l'impulsion d'arrêt, pendant une période raccourcie de l'impulsion de l'oscillateur, vue de la production d'une tension de charge proportionnelle à elle, et qui peuvent être déchargés alternativement par un circuit de décharge (ET1, ET2), en opposition de phase avec la connexion à source de courant constant, que les sorties des circuits de charge (LD 1, LD2) peuvent être relisées par un premier multiplexeur (MX1 ), avec le signe du potentiel convenable, à un circuit amplificateur (VST), que la sortie du circuit amplificateur (VST) est reliée à un convertisseur analogique-numérique (AD) qui est enclenché par un signal de départ (ZS6) lorsque l'impulsion d'arrêt (SE2) est apparue, si bien que seule la tension de charge (UD) proportionnelle à la durée de l'impulsion d'oscillateur raccourcie est convertie en une valeur numérique, et qu'un dispositif de comptage (FL, FR, NR4, NR5, BZ) est prévu pour compter les impulsions de période complète délivrées par l'oscillateur (OSZ).

2. Montage selon la revendication 1, caractérisé en ce qu'un étage d'entrée est disposé chaque fois entre le premier et le deuxième élément de retard (ZG3, ZG4, ZG5) et les entrées (E1, E2) pour l'impulsion de départ et l'impulsion d'arrêt, étage d'entrée qui se compose d'une bascule d'autorisation (FG1, FG2) et d'une bascule de transfert (FS1, FS2) reliée à travers un élément de blocage (NR1, NR2) à la bascule d'autorisation, et que la bascule d'autorisation (FG 1, FG2) permet de déterminer quelle impulsion de départ ou d'arrêt parvient au basculeur bistable (FF).

3. Montage selon la revendication 2, caractérisé en ce qu'un troisième élément de retard (ZG1) est disposé entre l'entrée (E1 ) pour l'impulsion de départ (SE1) et la première bascule de transfert (FS1) et qu'un quatrième élément de retard (ZG2), ayant un temps de retard plus grand que celui du troisième élément de retard, est disposé entre l'entrée (E2) pour l'impulsion d'arrêt (SE2) et la deuxième bascule de transfert (FS2).

4. Montage selon une des revendications précédentes, caractérisé en ce que le premier circuit de charge (LD1) est constitué d'un premier condensateur (CL1 ) disposé dans la branche de collecteur de l'un des transistors d'un premier amplificateur différenciateur (DV 1 ) et le second circuit de charge (LD2) est constitué d'un second condensateur (CL2) disposé dans la branche de collecteur de l'autre transistor du premier amplificateur différenciateur (DV1).

5. Montage selon la revendication 4, caractérisé en ce que le condensateur du second circuit de charge (LD2) est formé par le montage en parallèle d'un condensateur de capacité fixe et d'un condensateur de capacité variable.

6. Montage selon la revendication 4 ou 5, caractérisé en ce que les électrodes de base de l'un et de l'autre transistor du premier amplificateur différenciateur (DV1) sont disposées dans les branches de collecteur des transistors (T6, T7) d'un deuxième amplificateur différenciateur (SC) et qu'un signal de commutation (ZS11, ZS12), provoquant l'enclenchement alternatif des circuits de charge (LD1, LD2), est appliqué aux électrodes de base des transistors du deuxième amplificateur différenciateur.

7. Montage selon une des revendications 4 à 6, caractérisé en ce que les émetteurs reliés l'un à l'autre, des transistors du premier amplificateur différenciateur (DV1) sont disposés dans la branche de collecteur de l'un des transistors d'un troisième amplificateur différenciateur (DV2) dont l'autre transistor est relié parson collecteur à un potentiel fixe, que les émetteurs des transistors du troisième amplificateur différenciateur (DV2) sont reliés à la source de courant constant (KQ) et qu'un premier signal d'enclenchement (ZS10, ZS14) peut être appliqué aux électrodes de base des transistors.

8. Montage selon une des revendications 4 à 7, caractérisé en ce que le premier circuit de décharge (ET1 ) est constitué d'un transistor de décharge (TE) disposé en parallèle avec le premier condensateur (CL1 ) du premier circuit de charge (LD 1 ) et d'un quatrième amplificateur différenciateur dont une sortie est reliée à l'électrode de base du transistor de décharge (TE) et aux entrées duquel peut être appliqué un signal d'enclenchement (ZS15).

9. Montage selon une des revendications 4 à 7, caractérisé en ce que le second circuit de décharge (ET2) est constitué d'un transistor de décharge (TE) disposé en parallèle avec le deuxième condensateur (CL2) du second circuit de charge (LD2) et d'un cinquième amplificateur différenciateur dont une entrée est reliée à l'électrode de base du transistor de décharge et aux entrées duquel peut être appliqué un troisième signal d'enclenchement (ZS16).

10. Montage selon une des revendications 6 à 9, caractérisé en ce qu'une troisième bascule de transfert (FL) est disposée à la sortie de l'oscillateur (OSZ) et est reliée par une sortie à une première bascule de commutation (FU 1 ) qui délivre en sortie le signal de commutation (ZS 11, ZS 12).

11. Montage selon la revendication 10, caractérisé en ce que'un premier circuit basculeur monostable (EF4) est prévu pour produire le deuxième signal d'enclenchement (ZS15), ce circuit étant relié à une sortie de la première bascule de commutation (FU 1 ).

12. Montage selon la revendication 10, caractérisé en ce que'un second circuit basculeur monostable (EF5) est prévu pour produire le troisième signal d'enclenchement (ZS 11), circuit qui est relié à l'autre sortie de la première bascule de commutation (FU 1

13. Montage selon une des revendications 10 à 12, caractérisé en ce que l'une des sorties de la troisième bascule de transfert (FL) est reliée à une seconde bascule de commutation (FU2) qui délivre à sa sortie le premier signal d'enclenchement (ZS10, ZS14).

14. Montage selon la revendication 13, caractérisé en ce que l'entrée de remise à 0 de la seconde bascule de commutation (FU2) est reliée à la sortie du deuxième élément de retard (ZG4, ZG5).

15. Montage selon une des revendications 10 à 14, caractérisé par la disposition, entre l'oscillateur et la troisième bascule de transfert (FL), d'un montage (PS) comportant une diode tunnel (TD) qui produit une impulsion suffisante pour la mise à 1 de la troisième bascule de transfert, même dans le cas d'une impulsion d'oscillateur de très courte durée.

16. Montage selon une des revendications précédentes, caractérisé en ce que l'oscillateur (OSZ) est constitué d'un élément NON-OU (NR6) et d'un tronçon de ligne coaxiale (KX), disposé entre l'entrée et la sortie de cet élément NON-OU, et que l'autre entrée de l'élément NON-OU (NR6) est reliée à la sortie du basculeur bistable (FF).

17. Montage selon une des revendications précédentes, caractérisé en ce que le premier multiplexeur (MX1) est constitué chaque fois de deux amplificateurs opérationnels (VT) par sortie du premier et du second circuit de charge (LD1, LD2), dont la sortie est chaque fois connectée en réaction à l'entrée inverseuse du même amplificateur opérationnel, la branche de sortie de chaque amplificateur opérationnel (VT) contenant deux diodes montées tête-bêche et la sortie de l'un des amplificateurs opérationnels (VT) coordonnés chaque fois à un circuit de charge est reliée à l'une des entrées du circuit amplificateur (VST), réalisé comme un amplificateur opérationnel, et la sortie de l'autre amplificateur opérationnel coordonné au circuit de charge est reliée à l'autre entrée du circuit amplificateur; d'un sixième amplificateur différenciateur (DV3) dont une sortie est reliée au point de connexion (VP1 ) des diodes de l'amplificateur opérationnel (VT1) disposé entre le premier circuit de charge (LD 1) et l'une des entrées du circuit amplificateur (VST), dont la seconde sortie est reliée au point de connexion (VP2) des diodes de l'amplificateur opérationnel (VT2) disposé entre le second circuit de charge (LD2) et l'une des entrées du circuit amplificateur, et dont les entrées sont reliées aux sorties de la première bascule de commutation (FU1); d'un septième amplificateur différenciateur (DV4) dont une sortie est reliée au point de connexion (VP3) des diodes de l'amplificateur opérationnel (VT3) disposé entre le premier circuit de charge (LD1) et la seconde entrée du circuit amplificateur (VST), dont l'autre sortie est reliée au point de connexion (VP4) des diodes de l'amplificateur opérationnel (VT4) disposé entre le second circuit de charge (LD2) et la seconde entrée du circuit amplificateur, et dont les entrées sont reliées de telle manière aux sorties de la première bascule de commutation (FU 1 ) que les circuits de charge (LD1, LD2) chargés sont connectés chaque fois à la première entrée du circuit amplificateur et que les circuits de charge déchargés sont connectés à la seconde entrée du circuit amplificateur; de diodes (DC) disposées aux sorties des sixième et septième amplificateurs différenciateurs (DV3, DV4) et de sources de courant constant (KS 1 à KS4), une par amplificateur opérationnel (VT), qui sont connectées chaque fois au point de connexion (VP) des diodes des amplificateurs opérationnels.

18. Montage selon une des revendications précédentes, caractérisé en ce que le dispositif de comptage est constitué d'un basculeur bistable (FR) dont la sortie non inverseuse est reliée à travers un sixième élément de retard (ZF7) à l'entrée de remise à 0 et dont l'entrée de mise à 1 est connectée à la sortie du premier élément de retard (ZG3); d'un quatrième élément NON-OU (NR4) dont une entrée est reliée à la troisième bascule de transfert (FL) dont l'autre entrée est reliée au basculeur bistable (FR) et qui délivre en sortie des impulsions de comptage (SU) dont le nombre correspond au nombre des impulsions de l'oscillateur ayant une durée de période complète; d'un cinquième élément NON-OU (NR5) dont une entrée est reliée à la sortie de la troisième bascule de transfert (FL), dont l'autre entrée est reliée à la sortie inverseuse du basculeur bistable (FR) et qui délivre en sortie une impulsion de remise à 0 (SRU), apparaissant au début de chaque opération de mesure; ainsi que d'un compteur binaire (BZ) dont l'entrée de comptage est reliée à la sortie du quatrième élément NON-OU (NR4) et dont l'entrée de remise à 0 est reliée à la sortie du cinquième élément NON-OU (NR5).

19. Montage selon la revendication 2 ou 3, caractérisé en ce que des multiplexeurs supplémentaires (MX2, MX3), par lesquels des signaux de commande peuvent être appliqués aux entrées de la bascule d'autorisation, sont disposés avant cette bascule d'autorisation (FG1, FG2).

Zeichnung