[0001] Die Erfindung betrifft einen Phasendiskriminator zur Erzeugung einer von der Phasendifferenz
zwischen einer ersten und einer zweiten Impulsfolge abhängigen Ausgangsspannung. Ein
derartiger Phasendiskriminator wird z.B. benötigt in der PLL-Schaltung zur Erzeugung
des Taktsignals oder des sogenannten Bittaktes aus einer Bitfolge, die ein Digitalsignal,
z.B. PCM-Signal im Übertragungscode darstellt.
[0002] Am Ausgang einer Übertragungseinrichtung für Digitalsignale (z.B. Digitalaufzeichnungsgerät)
besteht fast immer die Aufgabe, das Taktsignal oder den Bittakt der ankommenden Bitfolge
wiederzugewinnen. Dies geschieht meist mit Hilfe einer PLL-Schaltung. Die Art des
in der PLL-Schaltung verwendeten Phasendiskriminators kann die Eigenschaften der PLL-Schaltung
stark beeinflussen. Außerdem ist man bestrebt, innerhalb einer digitalen Signalverarbeitungsschaltung
auch die PLL-Schaltung möglichst weitgehend aus digitalen Grundelementen, d.h. Gattern
und Flip-Flops, aufzubauen. In der EP-A 0 009 939 wird ein Phasendiskriminator für
Digitalsignale angegeben der lediglich aus einem Ex-Or-Gatter besteht.
[0003] Die genannte bekannte Schaltung, der dabei auftretende Nachteil und die der Erfindung
zugrunde liegenden Überlegungen und Erkenntnisse werden im folgenden anhand der Fig.
1 bis 3 erläutert. Dabei zeigt Fig. 3a die Kennlinie eines bekannten Phasendiskriminators
und Fig. 3c die modifizierte Kennlinie eines erfindungsgemäß ausgebildeten Phasendiskriminators.
[0004] In Fig. 1 ist eine PLL-Schaltung mit dem bekannten Phasendiskriminator dargestellt.
Fig. 2 zeigt die zugehörigen Signalverläufe. Aus jedem Pegelübergang der ankommenden
Bitfolge A wird mit dem Laufzeitglied 4 mit der Laufzeit τ und dem Ex-Or-Gatter 5
ein Impuls mit der Impulsbreite τ er zeugt, wobei τ möglichst gleich der halben Bitdauer
T sein sollte. Die auf diese Weise erzeugte erste Impulsfolge B sowie die in dem
Oszillator 1 erzeugte zweite Impulsfolge, die hier gleich dem Bittakt C ist, werden
den beiden Eingängen des als Phasendiskriminator dienenden Ex-Or-Gatters 2 zugeführt.
Das Ausgangssignal B ⊕ C des Gatters 2 ergibt hinter dem als Schleifenfilter dienenden
Tiefpaß 3 die Regelspannung UR für den Oszillator 1. Die Diskriminatorkennlinie,
d.h. der Verlauf der Regelspannung UR über der Phase φ zwischen B und C, ist in Fig.
3a dargestellt. Der Arbeitspunkt der PLL-Schaltung wird z.B. durch Ableich des Oszillators
1 auf φ = 90° eingestellt.
[0005] Für diese Einstellung ist in Fig. 3b eine Verteilungskurve für die Lage der Pegelübergänge
der Bitfolge A angegeben. Die Pegelübergänge konzentrieren sich hier z.B. auf den
Bereich 90° +- 30 °. Die Streuung der Pegelübergänge entsteht durch Zeitjitter, also
Zeitfehler, eines Wiedergabegerätes, Signalverzerrungen und Rauschen. Soweit der Bittakt
C dem Zeitjitter der Bitfolge A folgt, trägt der Zeitjitter nicht zur Verbreiterung
der Verteilungskurve Fig. 3b bei. Eine Verbreiterung der Verteilungskurve bedeutet,
daß die Wahrscheinlichkeit für das Auftreten von Bitfehlern erhöht wird. Daher soll
der Bittakt C dem Zeitjitter so gut wie möglich folgen. Dazu muß die Diskriminatorkurve
in ihrem Hauptarbeitsbereich eine bestimmte Mindeststeilheit besitzen. Bei Betrachtung
von Fig. 3a und b erkennt man, daß die Diskriminatorkurve auch noch außerhalb ihres
Hauptbereiches, der hier bei 90° +- 30° liegt, betragsmäßig weiter ansteigt. Dadurch
erhalten selten auftretende Pegelübergänge ein besonders hohes Gewicht für die Erzeugung
der Regelspannung, obwohl diese Pegelübergänge wahrscheinlich nicht für die Einstellung
der richtigen Taktphase relevant sind. Da die statistisch seltenen Pegelübergänge
bei Pegeleinbrüchen gehäuft vorkommen, ist dieser Phasendiskriminator für eine störungsfreie
Taktre generierung nicht optimal geeignet. Bei gehäuft auftretenden Pegelübergängen
außerhalb des Hauptstreubereiches kann die Taktphase besonders stark verfälscht werden,
und die Wahrscheinlichkeit für das Auftreten von Bit Slips wird erhöht.
[0006] Der Erfindung liegt die Aufgabe zugrunde, einen Phasendiskriminator so auszubilden,
daß die erzeugte Regelspannung nicht in erhöhtem Maße durch vom Grundwert stark abweichende
Phasendifferenzen zwischen der Bitfolge und dem Bittakt verfälscht wird. Dabei soll
auch erreicht werden, daß der Phasendiskriminator weitgehend aus digitalen Grundbausteinen
herstellbar ist.
[0007] Diese Aufgabe wird durch die im Anspruch 1 beschriebene Erfindung gelöst. Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
[0008] Der Ausdruck Phasendichteverteilung ist ein an sich bekannter Ausdruck. Er bedeutet
die Darstellung der Häufigkeit, mit der die jeweilige Phasendifferenz zwischen der
Bitfolge und dem daraus erzeugten Bittakt bei einer großen Zahl von Pegelübergängen
auftritt, in Form einer Verteilungskurve. Diese Verteilungskurve hat bei einer zeitfehlerfreien
Bitfolge einen durch den Oszillator der PLL-Schaltung eingestellten Grundwert, z.B.
90°. Wenn die Bitfolge keine Zeitfehler aufweist und auch sonst keine Störungen vorliegen,
hat die Phasendifferenz bei allen Vergleichsvorgängen zwischen der Bitfolge und dem
Bittakt diesen gleichen Grundwert. Die Verteilungskurve wäre dann nur ein senkrechter
Strich bei dieser Grundphase. Durch unvermeidbare Zeitfehler in der Bitfolge gibt
es gegenüber dieser Grundphase Abweichungen, die in Form einer Verteilungskurve darstellbar
sind. Durch die Erfindung wird nun erreicht, daß bei Phasendifferenzen, die von dem
genannten Grundwert weit abweichen und daher mit hoher Wahrscheinlichkeit kein Maß
für die tatsächliche Phasen differenz darstellen, die Diskriminatorkennlinie einen
sehr flachen Verlauf erhält, während die Kennlinie im Bereich der am wenigsten gestörten
Pegelübergänge die größte Steilheit besitzt. Bei einem bekannten Phasendiskriminator
wird bei einer größeren Phasendifferenz entsprechend einer vorzugsweise linearen
Kennlinie auch eine entsprechend große Regelspannung erzeugt. Das ist jedoch im vorliegenden
Fall unerwünscht, weil derart starke Phasendifferenzen für das Signal meist nicht
repräsentativ sind und eine unerwünschte Änderung der erzeugten Regelspannung bewirken
würden, besonders wenn bei bestimmten Signalstörungen, z.B. Dropouts, starke Phasenabweichungen
gehäuft auftreten.
[0009] Die Erfindung wird im folgenden anhand der Fig. 3c bis 6 erläutert. Darin zeigen
Fig. 3c die durch die Erfindung erreichte, modifizierte Kennlinie des Phasendiskriminators,
Fig. 4 eine Schaltung zur Realisierung der Erfindung,
Fig. 5 Kurven zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 4 und
Fig. 6 eine Schaltung gemäß einer Weiterbildung der Erfindung.
[0010] Fig. 3c zeigt eine Diskriminatorkennlinie, deren Steigung der in Fig. 3b dargestellten
Phasendichteverteilung entspricht. Diese Diskriminatorkennlinie ist nicht allein
durch die Begrenzung einer Diskriminatorkennlinie gemäß Fig. 3a z.B. bis zur gestrichelten
Linie herstellbar. Vor allem ist zu bedenken, daß sich die Breite der Verteilungskurve
je nach Qualität der Signalübertragung ändern kann. Der versteilerte Bereich der
Diskriminatorkurve muß sich dann automatisch der Phasendichteverteilung anpassen.
Eine Phasendiskriminatorschaltung, die dies bewerkstelligt, zeigt Fig. 4. In Fig.
5 sind die zugehörigen Signalverläufe dargestellt. Die aus der modulierten Bitfolge
A gewonnene Impulsfolge B stellt wiederum Impulse konstanter Dauer τ dar, die die
zeitliche Lage der Pegelübergänge der Bitfolge A markieren. Die Dauer τ braucht nicht
gleich der halben Bitdauer T zu sein. Sie sollte lediglich kleiner als der kleinste
Pegelübergangsabstand der Bitfolge A sein. Die Impulsdauer τ wirkt sich allerdings
auf die Amplitude der Ausgangsspannung UR aus.
[0011] Bei dem Phasendiskriminator nach Fig. 4 stellt das D-Flip-Flop 6 fest, ob ein Pegelübergang
der Bitfolge A vor oder nach einer abfallenden Flanke des Bittaktes C auftritt. Das
Laufzeitglied 7 mit der Laufzeit τ 1 dient zum Ausgleich der Laufzeit des D-Flip-Flop
6. Je nach Ausgangs-Spannung Q des D-Flip-Flop 6 erscheint dann am Ausgang des NAND-Gatters
8 ein negativer Impuls E bzw. am Ausgang des AND-Gatters 9 ein positiver Impuls F.
Nach Addition der Impulse E und F in der Addierstufe 10 und Tiefpaßfilterung imTiefpaß
11 erhält man die Spannung URʹ, deren Verlauf die Diskriminatorkennlinie in Fig. 3c
darstellt. Die Steilheit dieser Kennlinie entspricht der Phasendichteverteilung der
Pegelübergänge der Bitfolge A. Dieser Effekt kommt dadurch zustande, daß jeder Pegelübergang
der Bitfolge A betragsmäßig das gleiche Gewicht für die Erzeugung der Spannung UR
besitzt. Bei dem Phasendiskriminator in Fig. 1 war dieses Gewicht von der Phasenabweichung
des jeweiligen Pegelüberganges abhängig.
[0012] Wenn aber jeder Impuls der Impulsfolge B gleiches Gewicht für die Spannungserzeugung
besitzt, dann muß die Steigung der Spannungskurve UR bei einer bestimmten Phasenabweichung
φ der Häufigkeit der Impulse in der Impulsfolge B mit der betr. Phasenlage entsprechen.
Dieser Zusammenhang läßt sich auch auf folgende Weise veranschaulichen: Jeder Wert
UR (φ) entspricht dem Integral der gesamten Phasendichteverteilungs kurve, wobei
der hinter der entscheidenden Flanke des Bittaktes C liegende Teil der Verteilungskurve
an der Abszisse gespiegelt ist. Der Nachteil, daß sich Pegelübergänge mit großer
Phasenabweichung, die mit hoher Wahrscheinlichkeit für die Erzeugung der Regelspannung
in einer PLL nicht relevant sind, mit erhöhtem Gewicht auf die Regelspannungserzeugung
auswirken, ist hier beseitigt.
[0013] Durch das Zusammensetzen der Impulse E und F in der Addierstufe 10 und dem nachfolgenden
integrierenden Tiefpaß 3 entspricht die Ausgangsspannung UR dem Zählerstand eines
Zählers, der mit der einen Impulsfolge vorwärts- und mit der anderen Impulsfolge rückwärts
zählt. Daher kann der in Fig. 4 dargestellte Phasendiskriminator als Zähl-Phasendiskriminator
bezeichnet werden.
[0014] Fig. 6 zeigt vorteilhafte Weiterbildungen des beschriebenen Phasendiskriminators
innerhalb einer Regenerationsschaltung für eine übertragene Bitfolge A. Die Ausgänge
der Schaltung liefern den regenerierten Bittakt C und die mit diesem Bittakt getastete
Bitfolge Aʹ. Bei dem in Fig. 6 dargestellten Phasendiskriminator sind gegenüber der
in Fig. 4 dargestellten Grundschaltung einige Einzelheiten als Ausführungsbeispiel
angegeben. Die durch zwei Widerstände 12, 13 gebildete Addierstufe 10 und der nachfolgende,
als Schleifenfilter dienende Tiefpaß 3 sind zu der zwischen den Ausgängen E und F
und dem nichtinvertierenden Eingang eines OP-Verstärkers 14 gezeichneten RC-Kombination
zusammengefaßt. Mit dem OP-Verstärker 14 ist die Regelverstärkung auf den gewünschten
Wert einstellbar. Durch die an die Verstärkerschaltung angelegte Grundspannung Uo
wird die Mittenfrequenz der PLL-Schaltung bestimmt.
[0015] Der Laufzeitausgleich τ 1 durch das Laufzeitglied 7 für das D-Flip-Flop 6 in Fig.
4 wird in Fig. 6 durch ein gleicharti ges D-Flip-Flop 15 gebildet, das die B-Impulse
überträgt. Die Übertragung kann durch Anlegen der Spannung "0" am D-Eingang des Flip-Flop
15 unterbunden werden. Das kann z.B. bei einem Pegeleinbruch eines von einem Aufzeichnungsgerät
abgetasteten Digitalsignals sinnvoll sein, und zwar dann, wenn der Pegel so weit absinkt,
daß die Pegelübergänge der Bitfolge A überwiegend verstärktes Rauschen darstellen.
[0016] Als weiterer Vorteil des Phasendiskriminators gemäß Fig. 4 bzw. 5 ist anzusehen,
daß die Impulse für die vor und hinter der Entscheidungsflanke des Bittaktes C auftretenden
Pegelübergänge der Bitfolge A an getrennten Ausgängen E und F verfügbar sind. Das
ermöglicht es, auf einfache Weise eine automatische Optimierung der Taktphase für
die Abtastung der Bitfolge A durchzuführen. Dadurch ist ein Schaltungsabgleich nicht
erforderlich. Die Bitfehlerrate wird automatisch auf einem Minimalwert gehalten, und
im Falle einer Abschaltung der synchronisierenden Impulse B während eines Pegeleinbruchs
läuft die Phase wegen der ständig optimierten Mittenfrequenz des Oszillators 1 nur
minimal weg, so daß die Wahrscheinlichkeit für das Auftreten von Bit Slips vermindert
wird.
[0017] In Fig. 6 wird die automatische Optimierung der Abtastphase mit Hilfe eines Vor/Rück-Zählers
16 und eines DA-Wandlers 17 durchgeführt. Den beiden Eingängen des Vor/Rück-Zählers
16 werden ggf. über zusätzliche Frequenzteiler 18, 19 die Impulsspannungen E und
F zugeführt. Damit eine gute Mittelung beim Vergleich der Impulszahlen von E und F
durchgeführt werden kann, sind die Teilerverhältnisse n und m der zusätzlichen Frequenzteiler
18, 19 sowie die Stufenzahl des Vor/Rück-Zählers 16 verhältnismäßig hoch. Die höchstwertigen
Ausgänge des Vor/Rück-Zählers 16 werden dem DA-Wandler 17 zugeführt. Die Ausgangsspannung
des DA-Wandlers 17 bildet die Grundspannung Uo für die Einstellung der Mittenfrequenz
des Oszillators 1. Die Beeinflussung des Oszillators 1 durch die Spannung Uo darf
nur in sehr kleinen Stufen erfolgen. Wie die Formeln in Fig. 6 zeigen, ist dies z.B.
durch die Wahl eines entsprechend kleinen Widerstandes R zwischen dem Ausgang und
dem invertierenden Eingang des Operationsverstärkers 14 durchführbar. Bei richtiger
Polung der Spannung Uo stellt sich die PLL-Schaltung dann automatisch so ein, daß
die Gleichung E:F = m:n erfüllt wird, wobei hier E und F die Impulszahlen an den
betr. Ausgängen darstellen. Normalerweise wird m = n sein. Es kann auch einer der
Werte m, n oder beide Werte "1" sein, d.h. der entsprechende Teiler entfällt.
[0018] Bei symmetrischer Verteilungskurve Fig. 3b wird der Fall m = n die minimale Bitfehlerrate
ergeben. Dieses ist folgendermaßen zu erklären: Bekanntlich läßt sich die Qualität
einer übertragenen Bitfolge an Hand des sog. Augendiagramme beurteilen. Das Augendiagramm
erhält man durch Darstellung der Bitfolge auf einem mit dem Bittakt C getriggerten
Oszillographen. Das Augendiagramm zeigt Häufungen von Pegelübergängen im Abstand
der Bitdauer T. Je konzentrieter diese Häufungen sind, d.h. je weniger Pegelübergänge
zwischen den Häufungsstellen auftreten, desto fehlerfreier läßt sich die Bitfolge
regenerieren, vorausgesetzt die für die Regenerierung erforderliche Abtastung erfolgt
in der größten Entfernung von den Häufungsstellen. Durch eine periodische Wiederholung
der Verteilungskurve Fig. 3b im Abstand der Bitdauer T läßt sich die Pegelübergangsdichte
des Augendiagramms darstellen. Wenn nun in der PLL-Schaltung für die Taktregenerierung
eine Automatik dafür sorgt, daß sich die eine Flanke des Bittaktes C stets auf die
Mitte der Pegelübergangshäufungen einstellt, dann hat bei symmetrischer Taktspannung
die andere Taktflanke die maximale Entfernung von diesen Häufungen. Sofern dann diese
Flanke für die regenerierende Signalabtastung verwendet wird, ergibt sich die minimale
Bitfehlerrate.
[0019] Gemäß Fig. 5 erfolgt die Phasenregelung mit Hilfe der abfallenden Flanke des Bittaktes
C. Die Abtastung der übertragenen Bitfolge A erfolgt mit Hilfe eines positiv flankengetriggerten
D-Flip-Flop 20, d.h. mit der ansteigenden Flanke des Bittaktes C. Der Abtastaugenblick
wird automatisch auf den Zeitpunkt geringster Pegelübergangshäufigkeit gelegt.
[0020] In Fig. 6 sorgt die Abschaltmöglichkeit für die Impulse an den Ausgängen E und F
bei Pegeleinbrüchen oder in Übertragungspausen dafür, daß während dieser Zeiten die
Mittenfrequenz der PLL erhalten bleibt. Damit der Oszillator der PLL auch nach dem
Einschalten sofort auf der richtigen Frequenz schwingt, können die Eingangswerte für
den DA-Wandler 17 in einem nicht flüchtigen Speicher abgelegt werden. Hierzu dient
z.B. ein entsprechendes zusätzliches Register, oder die Stromversorgung der Ausgangs-Flip-Flops
des Vor-Rückzählers wird bei ausgeschaltetem Gerät mit Hilfe einer Batterie aufrechterhalten,
so daß ihr Zustand bis zum Wiedereinschalten unverändert bleibt.
[0021] Die Beschreibung bezieht sich auf binäre Impulsfolgen. Die Erfindung ist aber auch
für mehrstufige Übertragungscodes, z.B. ternäre Codes, anwendbar.
1. Phasendiskriminator zur Erzeugung einer von der Phasendifferenz (φ) zwischen einer
ersten und einer zweiten Impulsfolge (B, C) abhängigen Ausgangsspannung (UR), insbesondere
für eine PLL-Schaltung, dadurch gekennzeichnet, daß die Steigung der Kennlinie (Fig. 3c), die die Abhängigkeit der Ausgangsspannung
(UR) von der Phasendifferenz (φ) darstellt, der Phasendichteverteilung (Fig. 3b)
entspricht.
2. Diskriminator nach Anspruch 1, dadurch gekennzeichnet, daß die erste Impulsfolge (B) aus Impulsen besteht, die die zeitliche Lage der Pegelübergänge
einer Bitfolge (A) markieren, und daß die zweite Impulsfolge ein Bittakt (C) mit
äquidistanten Pegelübergängen ist, daß jeder Impuls der ersten Impulsfolge (B) die
Ausgangsspannung (UR) betragsmäßig in gleicher Weise beeinflußt, während die richtungsmäßige
Beeinflussung davon abhängig ist, ob die Bezugsflanke des betreffenden Impulses auf
eine positive oder negative Halbwelle der zweiten Impulsfolge (C) fällt.
3. Diskriminator nach Anspruch 2, dadurch gekennzeichnet, daß die erste Impulsfolge (B) dem Takteingang und die zweite Impulsfolge (C) dem
D-Eingang eines D-Flip-Flop (6) zugeführt wird, daß die Ausgangsspannung (Q) des D-Flip-Flop
(6) bestimmt, welchem von zwei Ausgängen (E, F) ein Impuls der ersten Impulsfolge
(B) zugeleitet wird, daß die Impulse an den beiden Ausgängen (E, F) entgegengesetzte
Polarität haben, und daß die Ausgangsspannung durch Addition (10) der Spannungen
an den beiden Ausgängen (E, F) gebildet wird ( Fig. 4, 5).
4. Diskriminator nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Impulse der ersten Impulsfolge (B) abgeschaltet werden, sobald die Wahrscheinlichkeit
besteht, daß diese Impulse überwiegend durch Störsignale entstanden sind (Fig. 6).
5. Diskriminator nach einem oder mehreren der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Impulse der ersten Impulsfolge (B) mit einem Vor/Rück-Zähler (16) gezählt
werden, wobei die Zählrichtung davon abhängig ist, ob die Impulse auf die positive
oder negative Halbwelle der zweiten Impulsfolge (C) fallen, und daß das Zählergebnis
mit Hilfe eines DA-Wandlers (17) in eine Spannung (Uo) umgewandelt wird, die als Ergänzung
der Ausgangsspannung (UR) dient (Fig. 6).
6. Diskriminator nach Anspruch 5, dadurch gekennzeichnet, daß der Vor/Rück-Zähler (16) getrennte Zähleingänge besitzt, und daß diesen Eingängen
Frequenzteiler (18, 19) vorgeschaltet sind (Fig. 6).
7. Diskriminator nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das Zählergebnis des Vor/Rück-Zählers (16) in einem nicht flüchtigen Speicher
abgelegt ist (Fig. 6).