Monolithisch integrierbare Halbleiterschaltung mit einem taktgesteuerten Schieberegister

Beschreibung

[0001] Die Erfindung betrifft eine monolithisch integrierbare digitale Halbleiterschaltung zur Auswertung von aus Gruppen von Dualimpulsen bestehenden Digitalsignalen, bei der der Eingangsteil ein durch einen Taktgeber (TG) getaktetes Schieberegister umfaßt, bei dem die Anzahl der Registerzellen mindestens der Anzahl der Dualstellen der für die Auswertung vorgesehenen Digitalsignale entspricht und der Ausgang mindestens zweier dieser Registerzellen zur Steuerung einer Logikschaltung vorgesehen ist, wobei die Logikschaltung zur Fixierung des Zählstandes eines mit den für den Betrieb des Schieberegisters vorgesehenen Schiebetakten als Zählimpulse beaufschlagten Zählers dient, welcher in Abhängigkeit vom jeweils fixierten Zählstand wenigstens einen weiteren Schaltungsteil steuert.

[0002] Aus der US-A-4142433 ist eine derartige Halbleiterschaltung bekannt.

[0003] Eine solche Halbleiterschaltung kann z. B. für die Signalsteuerung elektronischer Geräte, z. B. einer elektronischen Orgel, mit Vorteil eingesetzt werden. So wird z. B. bei solchen Orgeln das jeweils auszuwertende Signal durch die Betätigung der Tasten im Manual erzeugt und von dort für die Auswertung weiter gegeben.

[0004] Die automatische Erzeugung einer Melodiebegleitung in einer elektronischen Orgel verlangt eine automatische Erkennung des jeweils vorliegenden Spielzustandes, also die Erkennung der jeweils über das Manual anfallenden Digitalsignale. Aus musikalischen Gründen ist es dabei erwünscht, gewisse Spielzustände, also gewisse Kombinationen von gedrückten Spieltasten, keinen Einfluß auf die Erzeugung der Begleitung nehmen zu lassen. Ein solcher Fall ist z. B. bei der gleichzeitigen Betätigung von Tasten gegeben, deren zugehörigen Töne jeweils nur um eine Halbtonbreite auseinander liegen.

[0005] Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit welcher der jeweilige Spielzustand erkannt wird, und mit welcher die unerwünschten Spielzustände wirkungslos gemacht werden.

[0006] Diese Aufgabe wird bei einer Halbleiterschaltung der eingangs genannten Art durch die im kennzeichnenden Teil des ersten Patentanspruchs aufgeführten Merkmale gelöst.

[0007] Mit Hilfe einer der Erfindung entsprechenden Halbleitervorrichtung ist die Möglichkeit gegeben, eine zu der jeweils gespielten Melodie passende Begleitung automatisch zu erzeugen, wobei die entsprechenden Muster für die Begleitung - gesteuert durch den jeweils fixierten Zählstand und entsprechenden Auswahlschaltungen - aus einem entsprechend programmierten Speicher, insbesondere Festwertspeicher, abgerufen werden.

[0008] Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

[0009] Die Erfindung wird nun anhand der Fig. 1 bis 4 näher beschrieben. Dabei ist in Fig. 3 eine der Erfindung entsprechende Halbleiterschaltung im Blockschaltbild und in Fig. 1 bzw. 2 eine Ausgestaltung des unter Ziff. 1 und 2 genannten Ringschieberegisters sowie in Fig. 4 eine für die Erzeugung der für die Verknüpfung bzw. Regeneration ggf. benötigten Signale dienende Anlage dargestellt. Zunächst wird auf das in Fig. 1 und 2 dargestellte Ringschieberegister näher eingegangen, obwohl dieses nicht jedesmal einen Bestandteil der erfindungsgemäßen Halbleiterschaltung bilden muß. Seine Bedeutung ist jedoch für viele Fälle, insbesondere beim Einsatz der Erfindung für musikalische Zwecke gegeben.

[0010] Das in Fig. 1 dargestellte Ringschieberegister RR besteht aus n hintereinander geschalteten Registerzellen R;, wobei der Index i die Zahlen 1, 2, ... n durchläuft. Die einzelnen Schieberegisterzellen R; sind im Interesse der Schaltungsvereinfachung als quasistatische Registerzellen ausgebildet, wie dies aus Fig. 2 ersichtlich ist.

[0011] Die jeweils anfallende, z. B. über das Manual der elektronischen Orgel gelieferte Information gelangt über den Signaleingang E an ein - zugleich die Rückkopplung der letzten Registerzelle R_n auf die erste Registerzelle R₁ vermittelndes ODER-Gatter OG an den einen Eingang eines UND-Gatters UG, dessen Ausgang zur Beaufschlagung der ersten Registerzelle R₁ vorgesehen ist. Der zweite Eingang des UND-Gatters UG wird vom Ausgang der zweiten Registerzelle R₂ gesteuert. Hierzu ist dieser Ausgang über ein negiertes UND-Gatter (NAND-Gatter) NG mit dem zweiten Eingang des UND-Gatters UG verbunden.

[0012] Diese Rückkopplung des Ausgangs einer nachgeschalteten Registerzelle auf den Eingang einer vorgeschalteten Registerzelle bewirkt, daß der Eingang der vorgeschalteten Registerzelle, also im Beispielsfalle der Registerzelle R₁, nur dann das Signal EINS erhält, wenn am Ausgang der nachgeschalteten Registerzelle, also im Beispielsfalle der Registerzelle R₂, eine NULL anhängig ist.

[0013] Ein am zweiten Eingang des NAND-Gatters NG angelegtes Hilfssignal H kann bei Bedarf ebenfalls das UND-Gatter UG und damit die Eingabe eines am Signaleingang E bzw. über die Rückkopplung aus der letzten Registerzelle R_n anstehenden Signals in die erste Registerzelle R, blockieren.

[0014] Ersichtlich hat die beschriebene Verbindung zwischen dem Ausgang der Registerzelle R₂ auf das UND-Gatter UG und die Registerzelle R, die Wirkung, daß aufgrund einer am Ausgang der Registerzelle R₂ anhängigen EINS eine am Ausgang der letzten Registerzelle R_n anhängige und über das ODER-Gatter OG weiterzuleitende EINS unterdrückt, also aus dem im Ringschieberegister RR umlaufenden Informationsinhalt ausgeschieden wird, so daß eine Korrektur des umlaufenden Signals auf diese Weise durch die Beseitigung einer unerwünschten EINS möglich ist. Eine solche Rückkopplung kann bei Bedarf auch zwischen anderen Registerzellen R_i vorgesehen sein.

[0015] In Fig. 1 ist außerdem eine zweite - alternativ zu der soeben beschriebenen Korrekturmöglichkeit anzuwendende - Möglichkeit der Veränderung eines im Ringschieberegister RR umlaufenden Signals eingezeichnet. Diese ist durch ein UND-Gatter U' gegeben, dessen Ausgang am Reseteingang R' der zweiten Registerzelle R₂ und dessen einer Eingang am Signaleingang der ersten Registerzelle Ri liegt, während sein zweiter Eingang bei Bedarf durch ein Hilfssignal H gesteuert wird. Dieses UND-Gatter U' kann nur beim gleichzeitigen Vorliegen einer Eins am Eingang der ersten Registerzelle R₁ und eines entsprechenden Hilfssignals H am zweiten Eingang des UND-Gatters U^* zur Weitergabe einer Eins an den Reseteingang R^* der Registerzelle R₂veranlaßt werden. Ist dies aber der Fall, dann wird eine gleichzeitig in der Registerzelle R₂ vorhandene EINS gelöscht.

[0016] Bevorzugt werden, wie bereits erwähnt, als Registerzellen R₁, R₂, ... R_n sog. quasistatische Registerzellen verwendet. Diese gestatten die aus Fig. 2 ersichtliche Ausgestaltung der Schieberegisterzellen R₁ und R₂, denen sich dann in ähnlicher Weise die Registerzellen R₃, R₄, ... R_n anschließen. Dabei handelt es sich zunächst immer noch um die Ausgestaltung des bevorzugt als Signaleingang zu verwendenden Ringschieberegisters RR, das ggf. mit dem zur Beaufschlagung der noch zu beschreibenden Logik dienenden Schieberegister SR identisch sein kann.

[0017] Der z. B. vom Manual der elektronischen Orgel her zu beaufschlagende Signaleingang E des Ringschieberegisters RR liegt bei einer Ausgestaltung gemäß Fig. 2 an einem Eingang eines NOR-Gatters G₁ mit drei Eingängen, dessen zweiter Eingang mit dem Signalausgang der letzten Registerzelle R_n verbunden ist und dessen dritter Eingang am Ausgang eines durch ein Hilfssignal H zu schaltenden UND-Gatters G₄ liegt.

[0018] Der Ausgang des ersten NOR-Gatters (negiertes ODER-Gatter) G₁ führt über einen vom Takt TM zu steuernden Transfertransistors T₁ an einen Inverter G₂ und über diesen und über einen zweiten Transfertransistor T₂ an den einen Eingang eines zweiten NOR-Gatters G₃, wobei der zweite Transfertransistor T₂ durch den Takt TS gesteuert ist. Ferner ist der Eingang des Inverters G₂ über einen dritten Transfertransistor T₃ mit dem Ausgang des zweiten NOR-Gatters G₃ verbunden. Zur Steuerung des dritten Transfertransistors T₃ ist ein Takt TSS vorgesehen.

[0019] Der Ausgang des zweiten NOR-Gatters G₃ bildet den Ausgang der ersten Registerzelle R_i. Er ist außerdem mit dem einen Eingang des bereits genannten UND-Gatters G₄ verbunden, dessen Ausgang auf das erste NOR-Gatter G₁ zurückleitet.

[0020] Bei der zweiten Registerzelle R₂ hat man zunächst einen vom Takt TM gesteuerten Eingangs-Transfertransistor T₄ sowie ein mit drei Eingängen versehenes UND-Gatter G₆, das mit einem seiner Eingänge mit dem Ausgang der ersten Registerzelle R₁ verbunden ist. Die Source-Drainstrecke des Eingangs-Transfertransistors T₄ leitet einerseits über die Source-Drainstrecke eines vom Takt TSS gesteuerten weiteren Transfertransistors T₆ an den Signalausgang der zweiten Registerzelle R₂, andererseits über die Serienschaltung eines Inverters G₅ und eines vom Takt TS gesteuerten Transfertransistors T₅ an den einen Eingang eines NOR-Gatters G₇.

[0021] Dieses NOR-Gatter G₇ hat drei Eingänge, von denen der eine über den Inverter G₅, der zweite durch den Ausgang des im letzten Absatz erwähnten UND-Gatters G₆ und der dritte durch ein Resetsignal steuerbar ist. Dieses Resetsignal liegt außerdem am zweiten Eingang des bereits erwähnten Ausgangsgatters G₃ der ersten Registerstufe, das - im Gegensatz zum Gatter G₇ ― nur mit zwei Eingängen versehen ist.

[0022] Ein Unterschied zwischen der zweiten und ersten Registerzelle ist auch hinsichtlich der beiden UND-Gatter G₄ und G₆ gegeben, da das UND-Gatter G₆ der zweiten Registerzelle R₂ mit drei Eingängen versehen und sein Ausgang zur Mitsteuerung des den Ausgang der zweiten Registerzelle R₂ bildenden NOR-Gatters G₇ vorgesehen ist. Der dritte Eingang des Gatters G₆ ist durch die Taktsignale TS gesteuert.

[0023] Die Ausgestaltung der Registerzellen R₃ bis R_n entspricht im wesentlichen der beiden Zellen R₁ und R₂. Sie sind also ebenfalls quasistatische Registerzellen.

[0024] Das über einen vom Takt TM gesteuerten Transfertransistor von der jeweils vorgeschalteten Registerzelle übernommene Signal gelangt über einen Inverter und einen vom Takt TS gesteuerten weiteren Transfertransistor an den Eingang eines NOR-Gatters, welches zugleich den Ausgang der betreffenden Zelle bildet. Ferner ist der Ausgang des vom Takt TM gesteuerten Eingangs-Transfertransistors der betreffenden Registerzelle Rj, also sein Drain, unmittelbar mit dem Signalausgang des NOR-Gatters der betreffenden Zelle verbunden. Ein weiterer Eingang dieses NOR-Gatters dient der Beaufschlagung mit Resetimpulsen. Schließlich kann ein dem UND-Gatter der Registerzelle R₂ entsprechendes UND-Gatter vorgesehen sein.

[0025] Auch die in Fig. 2 dargestellte Ausgestaltung eines Ringschieberegisters RR ist in der Lage, in ähnlicher Weise wie eine Anordnung gemäß Fig. 1, eine Korrektur unerwünschter Dualkombinationen in dem eingespeisten Signal, wie sie z. B. beim gleichzeitigen Drücken benachbarter Spieltasten im Orgelmanual auftreten, vorzunehmen und ein bereinigtes Signal der eigentlichen Anlage gemäß der Erfindung zuzuführen. Für den Fall der Anwendung auf ein elektronisches Musikgerät sind nämlich 12 Tonnamen (C, CIS, D, DIS, usw.) sowie die Intervalle zwischen den Tönen ausschlaggebend. Für diesen Fall wird man sowohl für das seriell zu beaufschlagende Ringschieberegister RR als auch für das zur Steuerung der Logik dienende Schieberegister SR mindestes 12 Registerzellen R; vorstehen. Die über das Manual erzeugten Digitalsignale gelangen über den Eingang E in das Ringschieberegister RR, wobei auch die bereits in diesem umlaufende Information mit Ausnahme der infolge der genannten Korrekturmaßnahmen unterdrückten Signalteile erhalten bleibt.

[0026] Die in Fig. 3 dargestellte Halbleiterschaltung bildet den Kern der Erfindung. Diese wird nun näher beschrieben.

[0027] Ein bevorzugt durch ein Ringschieberegister RR gemäß Fig. 2 oder Fig. 1 im Parallelbetrieb zu steuerndes oder mit diesem identisches Schieberegister SR bildet den Eingang der in Fig. 3 dargestellten Schaltung. Auch dieses Schieberegister SR ist, ebenso wie das Schieberegister RR, vor Inbetriebnahme von einer in ihm enthaltenen Information zu befreien, was durch ein von einem gemeinsamen Taktgeber geliefertes Resetsignal bewirkt wird. Als Taktgeber, der zur Lieferung der Taktimpulsfolgen TM, TS und TSS geeignet ist, kann z. B. ein Taktgeber entsprechend der Patentanmeldung P 2 845 379.4 (VPA 78 P 1 191; Titel: Digitale integrierte Halbleiterschaltung) verwendet werden. Den Verlauf der Takte TM, TS und TSS kann man ebenfalls dieser Anmeldung entnehmen.

[0028] Zu bemerken ist ferner, daß auch die Zellen des Schieberegisters SR in Fig. 3 und des Schieberegisters SRG in Fig. 4 zweckmäßig als quasistatische Registerzellen ausgestaltet sind. Alle diese Zellen und auch die weiteren bei einer Anordnung gemäß der Erfindung vorgesehenen Schaltungsteile sind zweckmäßig in MOS-IC-Technik ausgeführt.

[0029] Mindestens der Ausgang zweier Registerzellen S_i des Schieberegisters SR und im bevorzugten Fall die Ausgänge aller Registerzellen S; sind an die eine Signalmaskierung bewirkende Logik L angeschlossen, während die einzelnen Registerzellen S_i ihre Information im Parallelbetrieb durch die jeweils zugeordnete Registerzelle R; des Ringschieberegisters RR erhalten.

[0030] Die durch das Schieberegister SR beaufschlagte Logik L hat die Aufgabe, aufgrund der jeweils in das Schieberegister SR gelangenden Information einen durch die Schiebetaktimpulse des Schieberegisters SR als Zählimpulse gesteuerten Digitalzähler, insbesondere Dualzähler Z, zusätzlich zu steuern, indem sie nach Maßgabe ihrer Einstellung und ihres Aufbaus für die Fixierung dieses Zählerstandes sorgt. Bestimmend hierbei ist die Aufgabe, die die Halbleiterschaltung zu erfüllen hat, so daß die Funktion und damit der Aufbau der Logik L verschieden sein kann.

[0031] In dem auf die Orgel zugeschnittenen Beispielsfall ist jeder der Ausgänge der einzelnen Registerzellen S; des Schieberegisters SR an je einen Eingang der Logik L angeschlossen. Die Logik ist in üblicher Weise aus Elementargattern, insbesondere UND-Gattern, ODER-Gattern, NAND-Gattern, NOR-Gattern, Invertern bzw. Exklusiv-ODER-Gattern zusammengesetzt, um die gewünschte logische Funktion zu realisieren. Häufig ist die innere Schaltung der Logik L so ausgebildet, daß nur bei einem bestimmten im Schieberegister SR vorliegenden Signal am Ausgang der Logik ein Signal zur Fixierung des Zählerstandes des Dualzählers Z erscheint.

[0032] Bei dem Ausführungsbeispiel nach Fig. 3 ist der Signalausgang der ersten Registerzelle S, und die Signalausgänge aller übrigen Registerzellen S; - mit Ausnahme der letzten Registerzelle S_m ― an je einen Eingang eines UND-Gatters A₁ derart gelegt, daß das UND-Gatter A₁ durch die Zellen S₁ bis Sm ₁ gesteuert ist und demnach nur beim gleichzeitigen Auftreten einer EINS an den Ausgängen dieser - wie bereits bemerkt als quasistatische Schieberegisterzellen ausgestalteten - Registerzellen S₁ bis S_m-1 am Ausgang des UND-Gatters A₁ eine EINS erscheint. Ferner ist der Ausgang der ersten Registerzelle S₁ und der Ausgang der letzten Registerzelle S_m an je einen der beiden Eingänge eines weiteren UND-Gatters A₂ angelegt. Die Ausgänge der beiden zuletzt genannten UND-Gatter A₁ und A₂ liegen an je einem der beiden Eingänge eines Zwischengatters LA₁, z. B. eines ODER-Gatters, welches einen Sekundärausgang der Logik L bildet, der zur Steuerung einer Hilfsanlage, z. B. der in Fig. 4 dargestellten Anlage, vorgesehen ist.

[0033] Die Logik L enthält weitere Gatter, falls die der Gesamtanlage zugrundeliegende Aufgabe dies erforderlich macht. Jedoch soll von der näheren Darstellung diesbezüglicher Einzelheiten Abstand genommen werden, da sie für die Erfindung nicht wesentlich sind und ihre nähere Darstellung für einen konkreten Fall zu viel Raum beanspruchen würde. Es genügt, darauf hinzuweisen, daß den UND-Gattern A₁ und A₂ entsprechende logische Gatter oder Strukturen vorgesehen und durch das Schieberegister SR in jeweils verschiedener Weise angesteuert sind. Der Ausgang dieser einzelnen Unterstrukturen ist jeweils wieder durch ein Zwischengatter LA₂, LA₃ usw. gegeben, die wiederum als Sekundärausgänge für verschiedene Aufgaben herangezogen werden können.

[0034] Der Hauptausgang der Logik L ist im Beispielsfall durch ein ODER-Gatter 0 gegeben, dessen einzelne Eingänge durch je eines der Zwischengatter LA; der Logik L gesteuert sind. Dieser Hauptausgang dient zur Fixierung des Zählerstandes eines Digitalzählers, also Impulszählers Z in der bereits oben definierten Weise.

[0035] Der zur Taktsteuerung des der Beaufschlagung der Logik L dienenden Schieberegisters SR und ggf. auch des Ringschieberegisters RR vorgesehene Taktgeber TG gibt die zur Taktversorgung des Schieberegisters SR dienenden Taktimpulse zugleich an den Zähleingang eines Dualzählers Z, dessen Q-Ausgänge jeweils an den ersten Eingang eines UND-Gatters A gelegt sind, dessen anderer Eingang durch den Hauptausgang der Logik L, also durch den Ausgang des ODER-Gatters 0 gesteuert ist. Die Verwendung eines ODER-Gatters 0 als Ausgang der Logik L führt dazu, daß jedesmal der Zählerstand des Dualzählers Z fixiert, d. h. über die UND-Gatter A als ein Signal weitergegeben wird, wenn an einem der Zwischengatter LA; ein Signal erscheint, was aus Synchronisierungsgründen für die weitere Anlage ggf. von Bedeutung ist. Andererseits sind Fälle denkbar, bei denen die Ausgestaltung des Ausgangs der Logik L durch ein UND-Gatter oder ein NOR-Gatter angebracht ist.

[0036] Der durch die Wirkung der UND-Gatter A fixierte Zählstand des Dualzählers Z wird im Beispielsfall in einen Schreib-Lesespeicher SLS eingeschrieben, um ggf. auch an anderen Stellen der Halbleiterschaltung verwendet zu werden. Außerdem liegt dieser fixierte Zählstand entweder durch unmittelbare Verbindung der Ausgänge der UND-Gatter A oder durch Vermittlung des Schreib-Lesespeichers SLS an den zur Beaufschlagung eines Rechenwerkes RW, z. B. eines Addierers, dienenden Eingängen desselben.

[0037] Andererseits sind die durch die Zwischengatter LA; gegebenen Sekundärausgänge der Logik L zur Steuerung einer Hilfsschaltung, z. B. einer Auswahlschaltung AW₁, vorgesehen, welche die Aufgabe hat, eine Anlage zu aktivieren, welche die für die arithmetische Verknüpfung im Rechenwerk noch benötigten weiteren Signale liefert. Diese mit ROM bezeichnete Anlage ist in Fig. 4 dargestellt. Schließlich dient das bei Beaufschlagung des Rechenwerks RW anfallende Ergebnis zur Steuerung weiterer Teile der Anlage, z. B. eines Signalerzeugers SG.

[0038] Bei der in Fig. 4 dargestellten Vorrichtung zur Erzeugung der dem Rechenwerk RW außer dem Zählstand des Dualzählers Z noch zuzuführenden Verknüpfungssignale ist ein Festwertspeicher ROM vorgesehen, der in der jeweils erforderlichen Weise belegt, also programmiert, und außerdem als Matrix-Speicher ausgestaltet ist.

[0039] Jede Spaltenleitung S dieses in bekannter Weise ausgestalteten Festwertspeichers ROM ist mit dem Signalausgang je eines UND-Gatters UN verbunden. Diese UND-Gatter UN sind in gleichgroße Gruppen G aufgeteilt, die jeweils einem der Signalausgänge der bereits erwähnten und durch die Zwischengatter LA; der Logik L gesteuerten ersten Auswahlschaltung AW₁ zugeteilt sind. Beispielsweise sind vier solche Gruppen G vorgesehen, die jeweils acht UND-Gatter UN enthalten.

[0040] Die erste Auswahlschaltung AW₁ wird, wie aus Fig. 3 hervorgeht, durch die Logik L eingestellt. Hierzu kann in der Auswahlschaltung AW_I eine durch die Sekundärausgänge der Logik L beaufschlagte weitere Logik vorgesehen sein, welche dafür sorgt, daß jeweils ein bestimmter Ausgang der Auswahlschaltung AW₁ den Pegel EINS erhält, während die übrigen Ausgänge den Pegel NULL behalten. Falls die Zahl der durch die Logik L, also über deren Sekundärausgänge und ggf. auch über deren Hauptausgang 0, gesteuerten Eingänge der Auswahlschaltung AW₁ mit der Anzahl ihrer Ausgänge und damit der Anzahl der Gruppen G übereinstimmt, genügt es, wenn jeder durch die Logik L gesteuerter Eingang von AW₁ je ein durch eine Vorwahl aktiviertes UND-Gatter steuert, durch dessen Ausgang je ein Flip-Flop, z. B. RS-Flip-Flop, gestellt wird. Die nicht durch das UND-Gatter beaufschlagte Knoten des Flip-Flops bildet dann je einen Ausgang der Auswahl AW₁.

[0041] Die Steuerung der UND-Gatter UN der einzelnen Gruppen G durch den jeweils zugeordneten Ausgang der ersten Auswahlschaltung AW₁ ist dadurch gegeben, daß der eine der beiden Eingänge jedes UND-Gatter UN der betreffenden Gruppe G mit dem dieser Gruppe zugeteilten Ausgang der Auswahlschaltung AW₁ verbunden ist. Zur Steuerung der zweiten Eingänge jedes der UND-Gatter UN dient ein, insbesondere vom Taktgeber TG versorgtes, weiteres Schieberegister SRG. Vorgesehen ist dabei, daß eine der Anzahl der UND-Gatter UN in den einzelnen Gruppe G entsprechende Anzahl von Registerzellen dieses (ggf. ebenfalls als Ring ausgestalteten) Schieberegisters SRG allen Gruppen G gemeinsam zugeteilt ist, indem durch den Ausgang jeder dieser Registerzellen jeweils nur ein einziges UND-Gatter UN jeder Gruppe G gesteuert und dabei jedes UND-Gatter UN jeweils nur einer Registerzelle zugeordnet ist. Damit ist durch Betätigung der Auswahlschaltung AW₁ eine Zuordnung der Spaltenleistungen des Festwertspeichers ROM zu den einzelnen Registerzellen gegeben. Gibt man z. B. in das Schieberegister SRG ein nur aus einer EINS bestehendes Signal ein, so hängt es einerseits von der Stellung der Auswahlschaltung und andererseits durch die nach der Einführung der EINS auf das Schieberegister gegebene Anzahl von Schiebetakten ab, welche Teile des Festwertspeichers ROM aktiviert sind.

[0042] Die Informationsausgabe aus dem Festwertspeicher ROM erfolgt über die Zeilenleitungen Z, die jeweils an den Eingang je eines UND-Gatters UN" gelegt sind. Die Gesamtzahl dieser UND-Gatter UN' ist in ähnlicher Weise wie die Zahl der UND-Gatter UN in - durch jeweils einen Ausgang einer zweiten Auswahlschaltung AW₂ gesteuerte - Gruppen G" mit jeweils derselben Anzahl von UND-Gattern UN* unterteilt. Während der eine Eingang des einzelnen UND-Gatters UN* durch die ihm zugeordnete Zeilenleitung Z gesteuert ist, ist der andere Eingang mit dem der betreffenden Gruppe zugeteilten Ausgang der zweiten Auswahlschaltung AW₂ verbunden.

[0043] Ferner ist eine der Anzahl der UND-Gatter UN* in den einzelnen Gruppen G" entsprechende Zahl von einander gleichen Ausgangsgattern AG mit jeweils einer der Anzahl der Gruppen G` entsprechenden Zahl von logischen Eingängen gegeben. Die Signalausgänge dieser Ausgangsgatter AG dienen der Beaufschlagung des Rechenwerks RW der in Fig. 3 dargestellten Anordnung.

[0044] Bei dem in Fig. 4 dargestellten Ausführungsbeispiel sind die Ausgangsgatter AG als ODER-Gatter gegeben, die jeweils zwei Eingänge aufweisen. Die zweite Auswahlschaltung AW₂ kann ebenfalls durch eine Logik, z. B. die Logik L gesteuert sein. Im Falle der Anwendung der Schaltung auf die Ausgestaltung einer elektronischen Orgel wird man jedoch eine manuell gesteuerte Auswahlschaltung AW₂ vorziehen. Sie bekommt dann eine entsprechende, z. B. auf den Spielrhythmus bezogene Steuerungsaufgabe.

[0045] Die durch das Rechenwerk RW gesteuerte Signalerzeugungsanlage SG kann z. B. durch einen durch die Ausgangssignale des Rechenwerks RW zu adressierenden Speicher gegeben sein, der insbesondere als Festwertspeicher ausgebildet ist.

[0046] Die in den Fig. 1 bis 4 dargestellte Halbleiterschaltung ist u. a. zur Erkennung des jeweils vorliegenden Spielzustandes im Manual einer elektronischen Orgel und zur selbsttätigen Erzeugung der zu der jeweils gespielten Melodie passenden Begleitung geeignet. Hierzu wird das vom Manual in Form von Digitalimpulsen abgegebene Signal im Ringschieberegister RR von bezüglich der Erzeugung der Begleitung unerwünschten Signalteilen befreit und über die Logik L die Tonart erkannt und der jeweils erkannten Tonart entsprechende Begleitungsfiguren aus dem Festwertspeicher ROM hervorgeholt und über die zweite Auswahlschaltung AW₂ entsprechend dem gewünschten bzw. gespielten Rhythmus ausgefiltert und die entsprechende Steuerungsinformation an das Rechenwerk RW gegeben.

[0047] Andererseits wird durch den jeweils fixierten Zustand des Dualzählers Z der in dem jeweils im Schieberegister SR vorliegenden Signal vorhandene Grundton ermittelt, so daß also nicht nur die Tonart sondern auch der zugehörige Grundton in das zur Steuerung der Signalerzeugungsanlage SG erforderliche Signal eingegeben wird. Diesem Signal obliegt dann die Aufgabe, über einen digital gesteuerten Tonerzeuger den jeweils erforderlichen Begleitungsakkord zu generieren.

[0048] Mit dem Einschalten der Anlage ist, wie auch sonst bei Digitalschaltungen üblich, eine selbsttätige Rücksetzung in den Ausgangszustand verbunden, wie bereits Abhandlung der Fig. 2 angedeutet wurde. Dies gilt insbesondere für die Schieberegister RR, SR und SRG sowie für den Dualzähler Z. Aber auch während des Betriebes der Anlage kann eine - insbesondere in periodischen Abständen erfolgende - Rücksetzung erforderlich sein. Diese wird im allgemeinen nach den für die Gesamtanlage geltenden Gesichtspunkten bemessen, von der die Halblei_terschal- tung gemäß der Erfindung im allgemeinen nur ein Teil ist.

Ansprüche

1. Monolithisch integrierbare digitale Halbleiterschaltung zur Auswertung von aus Gruppen von Dualimpulsen bestehenden Digitalsignalen, bei der der Eingangsteil ein durch einen Taktgeber (TG) getaktetes Schieberegister (SR) umfaßt, bei dem die Anzahl der Registerzellen (S;) mindestens der Anzahl der Dualstellen der für die Auswertung vorgesehenen Digitalsignale entspricht und der Ausgang mindestens zweier dieser Registerzellen (S,) zur Steuerung einer Logikschaltung (L) vorgesehen ist, wobei die Logikschaltung zur Fixierung des Zählstandes eines mit den für den Betrieb des Schieberegisters (SR) vorgesehenen Schiebetakten als Zählimpulse beaufschlagten Zählers (Z) dient, welcher in Abhängigkeit vom jeweils fixierten Zählstand wenigstens einen weiteren Schaltungsteil (SLS), steuert, dadurch gekennzeichnet, daß der Eingangsteil einen Signaleingang (E) zur seriellen Zufuhr der Digitalsignale zu einem Ringschieberegister (RR) aufweist, daß Mittel zum parallelen Übertragen dieser Signale vom Ringschieberegister (RR) in das zur Beaufschlagung der Logikschaltung (L) vorgesehene Schieberegister (SR) vorgesehen sind, und daß der Ausgang wenigstens einer Registerzelle des Ringschieberegisters (RR) über ein gleichzeitig durch ein Hilfssignal (H) zu beaufschlagendes logisches Gatter NG; U'; G4, G6) auf den Eingang der betreffenden Registerzelle (R;) oder der im Ring vor dieser Registerzelle (R;) liegenden Registerzelle (R_i-₁) rückkoppelbar ist.

2. Digitale Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Registerzellen (R;) des Ringschieberegisters (RR) und die Anzahl der Registerzellen (S;) des zur Beaufschlagung der Logikschaltung vorgesehenen Schieberegisters (SR) wenigstens der maximalen Anzahl der Digitalstellen der zu verarbeitenden Signale (Datenworte) entspricht.

3. Digitale Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Registerzellen (R;, S_i) der beiden Schieberegister (RR, SR) quasistatische Schieberegisterzellen sind.

4. Digitale Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß zur Taktversorgung der einzelnen Schieberegister (RR bzw. SR) ein drei verschiedene und bezüglich ihrer Phasenlagen einander fest zugeordnete Taktfolgen (TM, TS, TSS) liefernder Taktgeber (TG) vorgesehen ist.

5. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der durch den Impulszähler (Z) gesteuerte weitere Schaltungsteil als Schreib-Lesespeicher (SLS) ausgebildet ist.

6. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der durch den Impulszähler gesteuerte weitere Schaltungsteil als Rechenwerk (RW) insbesondere als Addierer, ausgebildet ist.

7. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das die Logikschaltung (L) unmittelbar beaufschlagende Schieberegister (SR) ebenfalls als Ringschieberegister ausgebildet ist.

8. Digitale Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß sie in integrierter MOS-Technik hergestellt ist.

9. Halbleiterschaltung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß der Signaleingang einer im Ringschieberegister (RR) im Sinne des Signaltransfers vorgeschalteten Registerzelle, z. B. der ersten Registerzelle (R_i), an den einen Eingang eines im übrigen durch ein Hilfssignal (H) gesteuerten UND-Gatters (U*) und der Ausgang dieses UND-Gatters (U') an den Reseteingang einer nachgeschalteten Registerzelle, z. B. der zweiten Registerzelle (R₂) gelegt ist.

10. Halbleiterschaltung nach einem der Ansprüche 3 oder 9, dadurch gekennzeichnet, daß der Ausgang einer im Ringschieberegister (RR) im Sinne des Signaltransfers nachfolgenden Registerzelle, z. B. der zweiten Registerzelle (R₂) an den einen Eingang eines im übrigen durch das Hilfssignal (H) steuerbaren NAND-Gatters (NG) und dessen Ausgang über eine UND-Verknüpfung (UG) an den Eingang einer vorgeschalteten Registerzelle, z. B. der ersten Registerzelle (R₁), gelegt ist.

11. Halbleiterschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Signaleingang (E) des Ringschieberegisters (RR) an ein - im übrigen durch den Signalausgang der letzten Registerzelle (R_n) gesteuertes ODER-Gatter (OG) gelegt und der Ausgang dieses ODER-Gatters (OG) entweder zur unmittelbaren Steuerung der ersten Registerzelle (R_i) oder zur mittelbaren Steuerung der ersten Registerzelle (R₁) über ein UND-Gatter (UG) vorgesehen ist.

12. Halbleiterschaltung nach Anspruch 3 und 11, dadurch gekennzeichnet, daß der Eingang der ersten Registerzelle (R₁) durch ein NOR-Gatter (G_i) mit drei Eingängen gebildet ist, daß ein Eingang dieses NOR-Gatters (G₁) mit dem Signaleingang (E) des Ringschieberegisters (RR), ein zweiter Eingang mit dem Ausgang eines durch den Ausgang der ersten Registerzelle (R₁) sowie durch das Hilfssignal (H) gesteuerten UND-Gatters (G₄) und ein letzter Eingang dieses NOR-Gatters (G_i) mit dem Signalausgang der letzten Registerzelle (R_n) des Ringschieberegisters (RR) verbunden ist.

13. Halbleiterschaltung nach den Ansprüchen 1 bis 12, dadurch gekennzeichnet, daß in der Logik (L) wenigstens ein Teil der Signalausgänge des die Logik steuernden Schieberegisters (SR) an je einen Eingang einer Kombination wenigstens zweier UND-Gatter (A₁, A₂) gelegt und die Ausgänge dieser UND-Gatter (A₁, A₂) über ein einen Sekundärausgang der Logik (L) bildendes Zwischengatter (LA;) zusammengefaßt sind.

14. Halbleiterschaltung nach Anspruch 13, dadurch gekennzeichnet, daß die Zwischengatter (LA;) über ein, insbesondere als ODER-Gatter ausgebildetes und den Hauptausgang der Logik (L) bildendes Ausgangsgatter (O) zusammengefaßt sind.

15. Halbleiterschaltung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die Zwischengatter (LA;) wenigstens zum Teil als ODER-Gatter ausgebildet sind.

16. Halbleiterschaltung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß die Zwischengatter (LA;) und das Ausgangsgatter (O) ausgangsseitig einer Signalauswahlschaltung (AW₁) zugeführt sind, mit welchem ein als Matrixspeicher ausgebildeter Festwertspeicher (ROM) adressierbar ist, und daß die Speicherausgänge mit dem Rechenwerk (RW) zur Beaufschlagung mit Steuerinformationen verbunden sind.

17. Halbleiterschaltung nach den Ansprüchen 1 bis 16, dadurch gekennzeichnet, daß die den Zählstand vermittelnden Ausgänge (Q) des gemeinsam mit dem die Logik (L) steuernden Schieberegister (SR) von einem Taktgeber (TG) gesteuerten Dualzählers (Z) jeweils über ein durch den Ausgang der Logik (L) gesteuertes UND-Gatter (A) entweder unmittelbar oder über einen Schreib-Lesespeicher (SLS) zur Beaufschlagung des Rechenwerks (RW) vorgesehen sind.

18. Halbleiterschaltung nach den Ansprüchen 13 bis 17, dadurch gekennzeichnet, daß jede Spaltenleitung (S) des Festwertspeichers (ROM) mit dem Signalausgang je eines UND-Gatters (UN) verbunden ist, daß ferner die Gesamtzahl dieser UND-Gatter (UN) in gleichgroße Gruppen (G) unterteilt und jede dieser Gruppen (G) je einem Signalausgang einer durch die Logik (L) einzustellenden ersten Signalauswahlschaltung (AW_i) zugeordnet sind, daß ferner ein taktgesteuertes und mit einem Digitalsignal beaufschlagtes weiteres Schieberegister SRG (z. B. Ringschieberegister) vorgesehen und eine der Anzahl der UND-Gatter (UN) in den einzelnen Gruppen (G) entsprechende Anzahl von Registerzellen dieses Schieberegisters (SRG) derart auf je ein UND-Gatter (UN) jeder der Gruppen (G) geschaltet ist, daß bei Betätigung der einzelnen Registerzelle durch ein entsprechendes sie passierendes Signal in jeder der Gruppen G jeweils nur ein UND-Gatter (UN) anspricht.

19. Halbleiterschaltung nach Anspruch 18, dadurch gekennzeichnet, daß jede Zeilenleitung (Z) des Festwert-Matrix-Speichers (ROM) an den einen Eingang je eines UND-Gatters (UN*) gelegt und die Gesamtzahl dieser UND-Gatter (UN*) in gleichgroße, je einem Signalausgang einer zweiten Auswahlschaltung (AW₂) zugeordnete Gruppen (G*) unterteilt ist, daß hierzu der andere Eingang der in einer Gruppe (G*) zusammengefaßten UND-Gatter (UN*) mit dem zugehörigen Signalausgang einer zweiten Auswahlschaltung (AW₂) verbunden ist, daß außerdem eine der Anzahl der UND-Gatter (UN) in den einzelnen Gruppen (G') entsprechende Anzahl von einander gleichen Ausgangsgattern (AG) mit einer Anzahl der Gruppen (G*) entsprechenden Anzahl von Signaleingängen vorgesehen und je ein Signaleingang jedes dieser Ausgangsgatter (AG) mit dem Ausgang je eines UND-Gatters (UN*) einer jeden Gruppe (G*) verbunden ist.

20. Halbleiterschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Ausgangsgatter (AG) zur Steuerung eines - gleichzeitig durch den über die Logik (L) fixierten Zählstand beaufschlagten - Rechenwerks (RW) vorgesehen sind.

21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Ausgangsgatter (AG) als ODER-Gatter ausgebildet sind.

Claims

1. A monolithically integrable digital semiconductor circuit for the analysis of digital signals which comprise groups of dual pulses, wherein the input component comprises a shift register (SR) which is pulsed by means of a clock pulse generator (TG), in which the number of register cells (S;) corresponds at least to the number of the dual digits of the digital signals provided for analysis, and the output of at least two of these register cells (S;) is provided for the control of a logic circuit (L), where the logic circuit serves to fix the count of a counter (Z) which is fed with the shift clock pulses, provided for the operation of the shift register (SR) , by way of counting pulses, and which controls at least one further circuit component (SLS) in dependence upon the fixed count in question, characterised in that the input component comprises a signal input (E) for the serial supply of the digital signals to a ring shift register (RR), that means are provided for the parallel transfer of these signals from the ring shift register (RR) into the shift register (SR) provided for the supply of the logic circuit (L), and that the output of at least one register cell of the ring shift register (RR) can be fed-back to the input of the relevant register cell (R_i) or the register cell (R_i-₁) which precedes this register cell (R_i) in the ring via a logic gate (NG; U"; G4; G6) which is to be simultaneously supplied with an auxiliary signal (H).

2. A digital semiconductor circuit as claimed in claim 1, characterised in that the number of the register cells (Ri) of the ring shift register (RR) and the number of the register cells (S_i) of the shift register (SR), which is provided for the supply of the logic circuit, corresponds at least to the maximum number of digital places of the signals to be processed (data words).

3. A digital semiconductor circuit as claimed in claim 1 or 2, characterised in that the register cells (Ri, S_i) of the two shift registers (RR, SR) are quasi-static shift register cells.

4. A digital semiconductor circuit as claimed in claim 3, characterised in that for the clock pulse supply of the individual shift registers (RR and SR), there is provided a clock pulse generator (TG) which supplies three different clock pulse sequences (TM, TS, TSS) which are permanently assigned to one another in respect of their phase positione.

5. A digital semiconductor circuit as claimed in one of the claims 1 to 4, characterised in that the further circuit component, which is controlled by means of the pulse counter (Z), is designed as a write-read store (SLS).

6. A digital semiconductor circuit as claimed in one of the claims 1 to 5, characterised in that the further circuit component, which is controlled by means of the pulse counter, is designed as a calculating unit (RW), in particular as an adder.

7. A digital semiconductor circuit as claimed in one of the claims 1 to 6, characterised in that the shift register (SR), which directly supplies the logic circuit (L), is likewise designed as a ring shift register.

8. A digital semiconductor circuit as claimed in one of the claims 1 to 7, characterised in that it is produced in integrated MOS technology.

9. A semiconductor circuit as claimed in one of the claims 3 to 8, characterised in that the signal input of a register cell, arranged in series in the ring shift register (RR) in the direction of the signal transfer, for example the first register cell (Ri), is connected to the first input of an AND-gate (U*), which is also controlled by means of an auxiliary signal (H), and the output of this AND-gate (U*) is connected to the reset input of a following register cell, e. g. the second register cell (R₂).

10. A semiconductor circuit as claimed in one of the claims 3 or 9, characterised in that the output of a register cell, which follows in the ring shift register (RR) in the direction of the signal transfer, e. g. the second register cell (R₂), is connected to the first input of a NAND-gate (NG) which moreover can be controlled by means of the auxiliary signal (H) and whose output is connected via an AND-logic-link (UG) to the input of a preceding register cell, e. g. the first register cell (Ri).

11. A semiconductor circuit as claimed in one of the claims 1 to 10, characterised in that the signal input (E) of the ring shift register (RR) is connected to a first-OR-gate (OG), which is controlled by means of the signal output of the last register cell (R_n), and the output of this OR-gate (OG) is provided either for the direct control of the first register cell (R_i) or for the indirect control of the first register cell (R_i) via an AND-gate (UG).

12. A semiconductor circuit as claimed in claim 3 and 11, characterised in that the input of the first register cell (R_i) is formed by a NOR-gate (G_i) which has three inputs, that one input of this NOR-gate (G₁) is connected to the signal input (E) of the ring shift register (RR), a second input is connected to the output of an AND-gate (G₄) which is controlled by means of the output of the first register cell (R_i) and by means of the auxiliary signal (H), and a last input of this NOR-gate (G_i) is connected to the signal output of the last register cell (R_n) of the ring shift register (RR).

13. A semiconductor circuit as claimed in claims 1 to 12, characterised in that in the logic unit (L) at least a section of the signal outputs of the shift register (SR) which controls the logic unit, are each connected to an input of a combination of at least two AND-gates (A_i, A₂), and the outputs of these AND-gate (A₁, A₂) are combined via an intermediate gate (LA;) which forms a secondary output of the logic unit (L).

14. A semiconductor circuit as claimed in claim 13, characterised in that the intermediate gates (LA₁) are combined via an output gate (0) which is designed in particular as an OR-gate and which forms the main output of the logic unit (L).

15. A semiconductor circuit as claimed in claim 13 or 14, characterised in that the intermediate gates (LA₁) are designed at least in part as OR-gates.

16. A semiconductor circuit as claimed in claim 14 or 15, characterised in that the intermediate gates (LA_i) and the output gate (0) lead at their output end to a signal selection circuit (AW₁), with which a read-only store (ROM), designed as a matrix store, can be addressed, and that the store outputs are connected to the calculating unit (RW) for supply with items of control information.

17. A semiconductor circuit as claimed in the claims 1 to 16, characterised in that those outputs (Q), which convey the count, of the dual counter (Z), which is controlled by means of a clock pulse generator (TG) in common with the shift register (SR) which controls the logic unit (L), are each provided to supply the calculating unit (RW), in each case via an AND-gate (A), which is controlled by means of the output of the logic unit (L), either directly or via write-read store (SLS).

18. A semiconductor circuit as claimed in the claims 13 to 17, characterised in that each column line (S) of the read-only store (ROM) is connected to the signal output of an AND-gate (UN), that moreover the total number of these AND-gate (UN) is divided into groups (G) of equal size, and each of these groups (G) is assigned to a signal output of the first signal selection circuit (AW;) which is to be set by means of the logic unit (L), that moreover a clock-pulse- controlled further shift register (SRG), (e. g. ring shift register), is provided, which is supplied with a digital signal, and a number of register cells of this shift register (SRG), corresponding to the number of AND-gates (UN) in the individual groups (G), are each connected to an AND-gate (UN) of each of the groups (G) in such manner that when the individual register cell is actuated by means of an appropriate signal being passed, in each of the groups G only one AND-gate (UN) responds.

19. A semiconductor circuit as claimed in claim 18, characterised in that each row line (Z) of the read-only-matrix store (ROM) is connected to the first input of an AND-gate (UN'), and the total number of these AND-gates (UN*) is divided into groups (G') of equal size which are each assigned to a signal output of a second selection circuit (AW2), that for this purpose the other input of the AND-gates (UN*), which are combined in a group (G'), is connected to the associated signal output of a second selection circuit (AW₂), that moreover a number of output gates (AG), which are identical to one another, which number corresponds to the number of AND-gates (UN) in the individual groups (G'), is provided having a number of signal inputs which corresponds to the number of groups (G'), and in each case one signal input of each of these output gates (AG) is connected to the output of an ANG-gate (UN*) of each group (G*).

20. A semiconductor circuit as claimed in claim 19, characterised in that the output gates (AG) are provided for the control of a calculating unit (RW), which is simultaneously supplied with the count which is fixed via the logic (L).

21. A device as claimed in claim 20, characterised in that the output gates (AG) are designed as OR-gates.

Revendications

1. Circuit numérique à semi-conducteurs, susceptible d'être réalisé sous une forme inégrée monolytique, pour l'exploitation de signaux numériques constitués de groupes d'impulsions binaires, dont la partie entrée comprend un registre à décalage (SR) rythmé par une horloge (TG) et dont le nombre de cellules (S;) correspond au moins au nombre de positions binaires des signaux numériques à exploiter, la sortie d'au moins deux de ces cellules (Si) du registre étant prévues pour commander un circuit logique (L) destiné à fixer la position d'un compteur (Z) qui est commandé par les signaux d'horloge de décalage prévus pour le fonctionnement du registre à décalage (SR) et servant d'impulsions de comtage, le compteur commandant au moins une autre partie de circuit (SLS) en fonction de sa position fixée à chaque fois, caractérisé en ce que la partie entrée présente une entrée de signal (E) pour l'application sérielle des signaux numériques à un registre à décalage annulaire (RR), que des moyens sont prévus pour la transmission parallèle de ces signaux du registre à décalage annulaire (RR) dans le registre à décalage (SR) prévu pour commander le circuit logique (L) et en ce que le signal de sortie d'au moins une cellule du registre à décalage annulaire (RR) peut être réinjecté, à travers une porte logique (NG; U*; G4; G6) à commander simultanément par uns signal auxiliaire (H), dans l'entrée de la cellule (R₁) concernée ou de la cellule (R_i-1) qui la précède dans l'anneau formé parla registre.

2. Circuit selon la revendication 1, caractérisé en ce que le nombre de cellules (R;) du registre annulaire (RR) et le nombre de cellules (S_i) du registre à décalage (SR) prévu pour commander le circuit logique correspondent au moins au nombre maximal de positions binaires des signaux à traiter (mots de données).

3. Circuit selon la revendication 1 ou 2, caractérisé en ce que les cellules (R;, Si) des deux registres à décalage (RR, SR) sont des cellules de registres à décalage quasi statiques.

4. Circuit selon la revendication 3, caractérisé en ce qu'une horloge (TG) fournissant trois trains d'impulsions d'horloge (TM, TS, TSS) différents et à rapport des phases fixe est prévue pour rythmer les différents registres à décalage (RR respectivement SR).

5. Circuit selon une des revendications 1 à 4, caractérisé en ce que l'autre partie de circuit commandée par le compteur d'impulsions (Z) est une mémoire d'écriture-lecture (SLS).

6. Circuit selon une des revendications 1 à 5, caractérisé en ce que l'autre partie de circuit commandée par le compteur (Z) est un organe logique de calcul (RW).

7. Circuit selon l'une des revendications 1 à 6, caractérisé en ce que le registre à décalage (SR) commandant directement le circuit logique (L) est également un registre à décalage annulaire.

8. Circuit selon l'une des revendications 1 à 7, caractérisé en ce qu'il est réalisé selon la technique des circuits intégrés MOS.

9. Circuit selon une des revendications 3 à 8, caractérisé en ce que l'entrée de signal d'une cellule disposée en amont dans le registre à décalage annulaire (RR), dans le sens du transfert du signal, de la première cellule (R₁) du registre par exemple, est reliée à l'une des entrées d'une porte ET (U') que est commandée par ailleurs par un signal auxiliaire (H) et dont la sortie est reliée à l'entrée de restauration d'une cellule montée en aval, de la deuxième cellule (R₂) du registre par exemple.

10. Circuit selon la revendication 3 ou 9, caractérisé en ce que la sortie d'une cellule disposée en aval dans le registre à decalage annulaire (RR), dans le sens du transfert du signal, de la seconde cellule (R2) du registre par exemple, est reliée à l'une des entrées d'une porte NON-ET (NG) qui peut être commandée par ailleurs par le signal auxiliaire (H) et dont la sortie est reliée à travers un élément logique ET (UG) à l'entrée d'une cellule de registre disposée en amont, de la première cellule (R₁) du registre par exemple.

11. Circuit selon une des revendications 1 à10, caractérisé en ce que l'entrée de signal (E) du registre à décalage annulaire (RR) est reliée à une porte OU (OG), commandée par ailleurs par la sortie de signal de la dernière cellule (R_n) du registre et dont la sortie est prévue, soit pour commander directement la première cellule (R_i), soit pour commander la première cellule (R_i) du registre indirectement à travers une porte ET (UG).

12. Circuit selon les revendications 3 et 11, caractérisé en ce que l'entrée de la première cellule (R₁) est formée par une porte NOR (G₁) à trois entrées et qu'une entrée de cette porte NOR (G_i) est reliée à l'entrée de signal (E) du registre à décalage annulaire'(RR), une seconde entrée à la sortie d'une porte ET (G₄) commandée par la sortie de la première cellule (R_i) et par le signal auxiliaire (H), et une dernière entrée de cette porte NOR (G₁) est reliée à la sortie de signal de la dernière cellule (R_n) du registre à décalage annulaire (RR).

13. Circuit selon les revendications 1 à 12, caractérisé en ce qu'une partie au moins des sorties de signal du registre à décalage (SR) commandant la logique (L) sont connectées chacune, dans la logique (L) , à une entrée d'une combinaison d'au moins deux portes ET (A_i, A₂) réunies par une porte intermédiaire (LA₁) formant une sortie secondaire de la logique (L).

14. Circuit selon la revendication 13, caractérisé en ce que les portes intermédiaires (LA;) sont réunies par une porte de sortie (O) réalisée en particulier comme une porte OU et formant la sortie principale de la logique (L).

15. Circuit selon la revendication 13 ou 14, caractérisé en ce que les portes intermédiaires (LA;) sont réalisées en partie au moins comme des portes OU.

16. Circuit selon la revendication 14 ou 15, caractérisé en ce que les portes intermédiaires (La;) et la porte de sortie (O) sont reliées, côté sortie, à un circuit sélecteur de signal (AW₁), par lequel est adressable une mémoire fixe (ROM) réalisée sous forme d'une mémoire matricielle et en ce que les sorties de la mémoire sont reliées à l'organe logique de calcul (RW) pour l'application d'informations de commande.

17. Circuit selon les revendications 1 à 16, caractérisé en ce que les sorties (Q), fournissant la position de comptage du compteur binaire (Z), actionné conjointement avec le registre à décalage (SR) commandant la logique (L) par une horloge (TG), sont prévues, soit pour la commande directe de l'organe logique de calcul (RW), à travers une porte ET commandée par la sortie de la logique (L) pour chacune des sorties (Q), soit à travers une mémoire d'écriture-lecture (SLS).

18. Circuit selon les revendications 13 à 17, caractérisé en ce que chaque connexion de colonne (S) de la mémoire fixe (ROM) est reliée à la sortie de signal d'une porte ET (UN) , que le nombre total de ces portes ET (UN) est divisé en groupes (G) d'égale grandeur et à chacun de ces groupes est attribuée une sortie de signal du premier circuit sélecteur (AW_i) à positionner par la logique (L), qu'il comprend un autre registre à décalage (SRG) (par exemple un registre annulaire), commandé par un train d'impulsions d'horloge et recevant un signal numérique, et qu'un nombre de cellules de ce registre à décalage (SRG) correspondant au nombre de portes ET (UN) dans les différents groupes (G) sont reliées chacune de telle manière à une porte ET (UN) de chacun des groupes (G) que chaque fois une seule porte ET (UN) réagit dans chaque groupe (G) à l'actionnement des différentes cellules du registre par un signal correspondant traversant la cellule concernée.

19. Circuit selon la revendication 18, caractérisé en ce que chaque connexion de ligne (Z) de la mémoire matricielle fixe (ROM) est reliée à l'une des entrées d'une porte ET (UN') et le nombre total de ces portes ET (UN*) est divisé en groupes (G") d'égale grandeur, qui sont chacun conjugués à une sortie de signal du second circuit sélecteur (AW₂), qu'à cet effet, l'autre entrée des portes ET (UN*) rassemblées en un groupe (G") est reliée à la sortie de signal correspondante du second circuit sélecteur (AW₂), que le circuit comprend en outre un nombre de portes de sortie identiques (AG) correspondant au nombre de portes ET (UN) dans les différents groupes (G'), avec un nombre d'entrées de signal correspondant au nombre de groupes (G*), et que chaque entrée de signal de chacune de ces portes de sortie (AG) est reliée à la sortie de chaque fois une porte ET (UN*) de chaque groupe (G*).

20. Circuit selon la revendication 19, caractérisé en ce que les portes de sortie (AG) sont prévues pour commander un organe logique de calcul (RW) auquel est appliquée en même temps la position de compteur fixée au moyen de la logique (L).

21. Circuit selon la revendication 20, caractérisé en ce que les portes de sortie (AG) sont des portes OU.

Zeichnung