Monolithisch integrierter Halbleiterspeicher

Abstract

 Die Erfindung betrifft einen monolithisch integrierten Halbleiterspeicher mit längs paralleler Zeilen bzw. Spalten angeordneten Speicherzellen, bei dem die zu den einzelnen Zeilen bzw. Spalten gehörenden Speicherzellen mit einander über entsprechend geführte elektrische Leitungen in Verbindung stehen. Dabei ist gemäß der Erfindung vorgesehen, daß die einzelnen Speicherzellen S_ik dieser Matrix M als taktgesteuerte Schieberegisterzellen ausgebildet sind. Bevorzugt ist die Schaltung der einzelnen Zellen so getroffen, daß die Zellen jeder Zeile und die Zellen jeder Spalten zusammen jeweils ein Schieberegister bilden, und daß die Impulse einer ersten Taktfolge TM₂ die Information zeilenparallel und die Impulse einer zweiten Taktfolge TM₃ die Information spaltenparallel verschieben. Die Anordnung ist z. B. zur Erkennung charakteristischer Binärwörter geeignet.

Beschreibung

[0001] Die Erfindung betrifft einen monolithisch integrierten Halbleiterspeicher mit längs paralleler Zeilen bzw. Spalten angeordneten Speicherzellen, bei dem die zu den einzelnen Zeilen bzw. Spalten gehörenden Speicherzellen über entsprechend, geführte elektrische Leitungen mit einander in Verbindung stehen.

[0002] Die Speicherzellen bei den bekannten Speichern.dieser Art sind entweder Einzelelemente oder aus mehreren Schaltungsteilen aufgebaute Speicherzellen, nämlich Flip-Flopzellen. Allen diesen Speicherzellen ist gemeinsam, daß sie zwei logische Zustände, nämlich den Zustand der "0" und den Zustand der "1" annehmen können. Neben den Matrixspeichern gibt es auch Serienspeicher, bei denen die einzelnen Speicherzellen ausschließlich hintereinander geschaltet, d.h. also daß sie nicht wie bei den Matrixspeichern gleichzeitig ansprechbar sind. Eine Ausnahme bilden lediglich die Schieberegister, indem die Schiebetakte allen Zellen des Registers gleichzeitig zugeführt werden. Hingegen sind die einzelnen Zellen eines Schieberegisters hinsichtlich der zu speichernden Informationen in derselben Weise, wie bei den anderen Serienspeichern, hintereinander geschaltet.

[0003] Es ist Aufgabe der vorliegenden Erfindung, einen monolithisch integrierten Halbleiterspeicher zu schaffen, der eine Verbindung zwischen den Matrixspeichern und den Serienspeichern darstellt und gewisse Aufgaben, für deren Bewältigung man bisher Mikroprozessoren eingesetzt hat, in einfacherer Weise zu lösen imstande ist.

[0004] Erfindungsgemäß wird ein monolithisch integrierter Halbleiterspeicher mit längs paralleler Zeilen bzw. Spalten angeordneten-Speicherzellen vorgeschlagen, bei dem die zu den einzelnen Zeilen bzw. Spalten gehörenden Speicherzellen über entsprechend_'geführte'elektrische Leitungen miteinander in Verbindung stehen, und welcher dadurch gekennzeichnet ist, daß die einzelnen Speicherzellen als taktgesteuerte Schieberegisterzellen ausgebildet sind.

[0005] Im folgenden werden zunächst allgemeine für die Weiterentwicklung der Erfindung vorteilhafte Gesichtspunkte dargelegt.

1. Am günstigsten ist es, wenn die einzelnen.Speicherzellen durch quasistatische Schieberegisterzellen gegeben sind, weil diese einen geringeren schaltungsmäßigen Aufwand als taktgesteuerte Flip-Flopzellen als Schieberegisterzellen erfordern. Allerdings ist im Falle der Verwendung quasistatischer Schieberegisterzellen eine etwas kompliziertere Taktimpulsfolge als im Falle der Verwendung taktgesteuerter Flip-Flopzellen als Speicherzellen erforderlich.

2. Die Registerzellen der ersten Zeile (oder der ersten Spalte) der Matrix dienen gemeinsam als Informationseingänge, so daß die Information in Form eines Binärwortes parallel eingelesen wird. Die Gesamtheit der Speicherzellen der ersten Matrixzeile (oder der ersten Matrixspalte) bilden in sich ein taktgesteuertes Schieberegister, innerhalb dessen die jeweils parallel eingelesene Information z.B. von links nach rechts (oder von oben nach unten) bis zu dem durch die letzte Registerzelle der ersten Matrixzeile (oder durch die unterste Registerzelle der ersten Matrixspalte) gegebenen Ausgang des betreffenden Schieberegisters transportierbar ist.

3. Die Gesamtheit der in den einzelnen Matrixzeilen befindlichen Registerzellen sowie die Gesamtheit der in den einzelnen Matrixspalten befindlichen Registerzellen bilden jeweils ein Schieberegister. Hat die Matrix m Zeilen und n Spalten, so hat man auf diese Weise insgesamt (m+n) Schieberegister.

4. Die Taktversorgung der Gesamtheit der genannten Schieberegister kann einerseits durch eine gemeinsame Taktfolge bzw. Kombination von Taktfolgen gegeben sein. Es können aber auch den einzelnen Zeilen (bzw. Spalten) der Matrix unterschiedliche Taktfolgen zugemessen sein. Letzteres ist vor allem dann der Fall, wenn man eine Informationsauslese nach bestimmten Gesichtspunkten erreichen will.

[0006] Eine bevorzugte Ausgestaltung eines Halbleiterspeichers gemäß der Erfindung wird nun anhand der Figuren 1 bis 3 zugeführt. Dabei ist in Fig. 1 ein Blockschaltbild ohne Details bezüglich der einzelnen Speicherzellen, in Fig. 2 die Verwendung quasistatischer Schieberegisterzellen und deren Anschaltung und in Fig. 3 ein Beispiel für die Ableitung der zur Steuerung der Speichermatrix erforderlichen Hilfssignale gezeigt.

[0007] Bei dem in Fig. 1 dargestellten Ausführungsbeispiel hat man eine Matrix M aus vier Zeilen und vier Spalten und damit aus acht Schieberegisterzellen S₁₁, S₁₂,..S₁₄, ^S_21' S₂₂,....S₄₃, ^S_44' Für das Folgende werden die einzelnen Zellen der Matrix M mit S_ik bezeichnet, wobei der Index "i" die Nummer der betreffenden Zeile und der Index "k" die Nummer der betreffenden Spalte der Matrix M bedeutet, in welcher das jeweilige Element angeordnet ist. Jede der Schieberegisterzellen S_ik hat einen Takteingang t und mindestens einen Informationseingang e sowie mindestens einen Eingang s für ein Schaltsignal V₂. Innerhalb der Matrix M sind die innerhalb der einzelnen Matrixzeilen und Matrixspalten angeordneten Schieberegisterzellen S_ik nach Maßgabe ihrer Reihenfolge innerhalb der betreffenden Zeile bzw. Spalte derart zusammengeschaltet, daß der Informationseingang einer gegebenen Registerzellen S_ik mit dem korrespondieren Signalausgang a sowohl der Registerzelle S_i-1,_k als auch der Registerzelle S_i,k-1 verbunden ist, während der Signalausgang a der Registerzelle S_ik an dem _Informationseingang e der Registerzellen S_i+1,k und S_i,k+1 liegt.

[0008] Aufgrund dieser Schaltung ist erreicht, daß die innerhalb einer jeden Zeile i der Matrix M liegenden Registerzellen Si_k mit k = 1, 2,... n ein vollständiges Schieberegister mit dem Ausgang A_i bilden. Außerdem ist erreicht, daß sämtliche innerhalb jeder Spalte k der Matrix M liegenden Registerzellen S_ik mit i = 1, 2,....m ebenfalls zusammen ein Schieberegister bilden, so daß die Matrix M sich aus (m+n) Einzelschieberegistern zusammensetzt, wobei m die Anzahl ihrer Zeilen und n die Anzahl ihrer Spalten bedeutet. Auch die den Matrixspalten entsprechenden Schieberegister können bei Bedarf mit einem jeweils durch die letzte Zelle S_mk der einzelnen Matrixspalten definierten Signalausgang versehen sein.

[0009] Die Informationseingänge D_k (k = 1, 2,..n) der Matrix M dienen bei den in den Figuren dargestellten Ausführungsbeispielen außerdem zur Beaufschlagung eines aus den Zellen R_k (k = 1, 2,..n) aufgebauten weiteren Schieberegisters SR mit dem Ausgang A, das jedoch nicht zur Beaufschlagung der Matrix M vorgesehen ist, sondern die jeweils an den Eingängen D₁, D₂,...D_n jeweils anliegende Information, also das jeweils anhängige und aus n Bit bestehende Digitalwort, im Parallelbetrieb aufnimmt und im Serienbetrieb über den Ausgang A an weitere, hier nicht näher zu erörternde Schaltungsteile weitergibt. Zur Steuerung des Schieberegisters SR ist ein Takt TM₁ und zu seiner Aktivierung ein Aktivierungssignal V₁ vorgesehen.

[0010] Für die Taktversorgung der Registerzellen S_ik der Speichermatrix M ist ein Taktsignal TM₂ vorgesehen, das gleichzeitig an den Takteingängen t aller Registerzellen S_ik der Matrix M anhängig ist, wie dies aus Fig. 1 zu erkennen ist. Schließlich ist noch ein weiterer Takt TM₃ vorgesehen, der in nach zu beschreibender Weise an die Zellen S_ik der Matrix gelegt ist.

[0011] Die praktische Ausführung der in Fig. 1 im Blockschaltbild dargestellten Schaltung gestaltet sich, wie bereits erwähnt, am einfachsten und hinsichtlich der Integrierbarkeit am günstigsten, wenn als Speicherzellen S_ik sog. quasistatische Schieberegisterzellen verwendet werden. Dies ist bei dem aus Fig. 2 ersichtlichen Ausführungsbeispiel der Fall.

[0012] Die quasistatischen Schieberegisterzellen S_ik bestehen in an sich bekannter Weise aus jeweils drei MOS-Feldeffekttransistoren vom Anreicherungstyp, die als Transfertransistoren dienen. Dabei ist der Signaleingang e der einzelnen Zelle S_ik über die Source-Drainstrecke eines ersten Transistors T₁ mit dem Eingang eines Inverters I und außerdem mit der Source-Drainstrecke des Transfertransistors T₃ verbunden. Der Ausgang des Inverters I liegt über der Source-Drainstrecke des Transfertransistors T₂ am einen Eingang eines NOR-Gatters N, dessen anderer Eingang durch ein Resetsignal Re zu steuern ist, Über die Reihenschaltung der beiden Transfertransistoren T₁ und T₃ ist der Signaleingang e der quasistatischen Schieberegisterzelle S_ik mit dem durch den Ausgang des NOR-Gatters N gebildeten Ausgang a der quasistatischen Schieberegisterzelle verbunden.

[0013] Für die Steuerung der Gates der Transfertransistoren T₂ aller dieser quasistatischen Schieberegisterzellen R_k und S_ik ist ein gemeinsames Taktsignal TS, zur Steuerung der Gates der Transfertransistoren T₃ ein gemeinsames Taktsignal TSS vorgesehen. Die Gates der Eingangs-Transfertransistoren T₁ werden, sofern die betreffende Zelle dem ZusatzSchieberegister SR angehört und es sich somit um eine Zelle R_k handelt, durch den Takt TM₁, sofern die betreffende Zelle der eigentlichen Matrix M angehört, also bei den Zellen S_ik, durch den Takt TM₂ gesteuert. Beide Taktfolgen TM₁ und TM₂ werden zusammen mit dem bereits genannten Takt TM₃ von einem Taktsignal TM abgeleitet, welches zusammen mit den Taktfolgen TS und TSS von einem gemeinsamen Taktgeber erzeugt wird. Der Taktgeber ist zweckmäßig entsprechend den Ausführungen der DE-Patentanmeldung P 28 45 379.4 (VPA 78 P 1191) ausgestaltet.

[0014] Der in dieser Anmeldung beschriebene Taktgeber ist imstande, drei periodische Taktimpulsfolgen TM, TS und TSS abzugeben, die dieselbe Frequenz aufweisen. Die Taktfolge TM besteht aus zeitlich äquidistanten Rechteckimpulsen mit den Pegeln "0" und "1". Dasselbe gilt für die Taktfolge TS. Jedoch sind die Impulse der Folge TM so gegen die Impulse der Folge TS abgestimmt, daß die Impulse TS nur dann den Pegel "1" haben, wenn kein Impuls der Folge TM den Pegel "1" hat. Außerdem ist zwischen den Flanken der Einzelimpulse von TM und den Flanken der jeweils benachbarten Einzelimpulse der Folge TS eine nicht verschwindenie Zeitdifferenz gegeben so daß eine Überlappung von Im- pulsen der olge TM durch Impulse der Folge TS dze. eine Überlappung von Impulsen TS durch impulse TS grarasatz-lich ausgeschlossen ist. Die Einzelimpulse der Folge TSS fallen zeitlich mit den Einzelimpulsen der Folge TS zusammen, was exakt für die Übergänge von "1" auf "0" gilt. Hingegen haben die Einzelimpulse der Folge TSS im Gegensatz zu den Impulsen TS merklich schräg ansteigende Übergänge von "0" auf "1" und dementsprechend eine im Vergleich zu den Impulsen TS kerklich verkürzte Dauer des Pegels "1" bei den einzelnen Impulsen.

[0015] Die Dateneingänge D_k dienen, wie bereits oben erwähnt, jeweils zur Beaufschlagung des Dateneingangs e. je einer der Registerzellen S_1k der ersten Zeile der Matrix M. Dazu ist jeder der Zellen S_1k jeweils ein durch das Aktivierungssignal V₂ gesteuerter weiterer Transfertransistor T₄ zugeteilt, über welchen der Dateneingang D_k unter Umgehung des vom Takt TM₂ gesteuerten Transfertransistors T₁ an den Eingang des Inverters I der jeweils zugehörigen Schieberegisterzelle S_1k gelegt ist. Das Aktivierungssignal V₂ wird - ebenso wie die Takte TM₁, TM₂ und TM₃ und das Aktivierungssignal V₁ - aus den Takten der Folge TM abgeleitet.

[0016] Die Verbindung zwischen dem Informationsausgang a der Zelle S_1k und dem Informationseingang e der jeweils folgenden Zelle S_1,k+1 der ersten Zeile der Matrix M ist jeweils eine leitende Verbindung gegeben, die im Inneren der folgenden Zelle S_1,k+1 weiter über den vom Takt TM₂ gesteuerten Transfertransistor T₁ bis zum Eingang des NOR-Gatters N der betreffenden Zelle verlängert ist. Die Transfertransistoren T₁ und T₄ dienen also beide der Steuerung der Informationszufuhr an den durch den Eingang des Inverters I gegebenen eigentlichen Eingang e der quasistatischen Schieberegisterzelle S_1k. Man erkennt unmittelbar, daß beim Auftreten eines Taktes aus der Folge TM₂ die Gesamtheit der Registerzellen S_1k der ersten Matrixzeile als zum Ausgang A₁ führendes Schieberegister arbeitet, während beim Auftreten eines Taktes V₂ die an den Dateneingängen D_k anliegende Information parallel in dieses Schieberegister und damit in die Matrix M eingelesen wird, während beim Auftreten eines Taktimpulses TM₂ die in den Zellen S_1k der ersten Matrixzeile eingelesene Information innerhalb des durch diese Zellen gegebenen Schieberegisters jeweils um eine Zelle in Richtung auf den Ausgang A₁ verschoben wird.

[0017] Ähnlich ist die Schaltung der Schieberegisterzellen S_ik in den übrigen Zeilen der Matrix M, also den Zeilen 2 bis m. Demgemäß ist der durch den Inverter I der jeweils betrachteten Zeile befindlichen Registerzelle S_ik gegebene Eingang e der betreffenden Zelle einmal über den durch den Takt TM₂ gesteuerten und den Takteingang t bildenden Transfertransistor an den Ausgang a der in derselben Zeile liegenden vorangehenden Zelle S_i,k-1 gelegt. Außerdem wei- sen auch diese Registerzellen S_ik mit i

1 einen zusätzlichen Transfertransistor T₅ auf, der durch den bereits genannten Takt TM₃ gesteuert ist, und der den durch den Eingang des Inverters I der betreffenden Registerzelle S_ik gegebenen Informationseingang dieser Zelle mit dem Signalausgang a der Zelle S_i-1,k, also der in der betreffenden Matrixspalte jeweils vorgestellten Registerzelle verbindet.

[0018] Man erkennt unmittelbar, daß durch die Aktivierung der Transfertransistoren T₁ durch das Signal TM₂ die Registerzellen innerhalb der einzelnen'Zeilen sich zu einem Schieberegister ergänzen, während durch Aktivierung der Transfertransistoren T₅ durch das Signal TM₃ die innerhalb der einzelnen Spalten liegenden Registerzellen ihrerseits ein Schieberegister zusammen bilden.

[0019] Die Ausgänge der Matrix M sind durch die Signalausgänge a der Registerzellen S_in der letzten Matrixspalte gegeben. Als weitere Ausgänge können ggf. auch die Signalausgänge a der Registerzellen S_mk der letzten Matrixzeile dienen.

[0020] Die Dateneingänge D_k der Matrix M sind in zu den Registerzellen S_1k der ersten Matrixzeile analoger Weise an den Dateneingang a je einer Registerzelle R_k des Zusatzschieberegisters SR gelegt und ermöglichen auf diese Weise die Paralleleinschreibung der an den Eingängen D_k anhängigen Information in dieses Schieberegister SR. Hierzu ist der jeweilige Dateneingang D_k an den Eingang e der jeweils zugeordneten Registerzelle R_k über die Source-Drainstrekke je eines Transfertransistors T

gelegt, während die Verbindung zwischen dem Ausgang der Zelle R_k und der jeweils folgenden Zelle R_k+1 über den Transfertransistor T₁ der betreffenden Registerzelle R_k+1 vermittelt wird. Die Gesamtheit der Transfertransistoren T

wird durch das Signal V₁ gesteuert, das ebenso wie das Signal V₂ von den Takten TM abgeleitet wird. Die Gesamtheit der Transfertransistoren T₁ der Zellen R_k des Zusatzschieberegisters SR wird hingegen von den bereits erwähnten Takten TM₁ gesteuert, die ebenfalls mittels der Takte TM gewonnen werden.

[0021] Hinsichtlich der Erzeugung der zum Betrieb der Schaltung gemäß Fig. 1 und Fig. 2 benötigten Signale TM₁, TM₂, TM₃, V₁ und V₂ wird auf die Fig. 3 verwiesen.

[0022] Bei der in Fig. 3 dargestellten Schaltung ist die Speichermatrix M und das Schieberegister SR durch einen gemeinsamen Block M+RS angedeutet. Ein gemeinsamer Taktgeber TG ist vorgesehen. Er ist zur Abgabe der Impulsfolgen TS, TSS und einer Impulsfolge TM geeignet. Die Impulse erscheinen mit gleicher Frequenz. Der die Impulsfolge TS liefernde Ausgang'des Taktgebers TG liegt an den Gates der Transfertransistoren T₂ aller Schieberegisterzellen S_ik und R_k. Der die Impulse TSS liefernde Ausgang des Taktgebers TG ist mit den Gates der Transistoren T₃ der genannten Schieberegisterzllen verbunden. Der die Impulse TM liefernde Ausgang des Taktgebers TG schließlich ist an den einen Eingang und über einen Inverter I₁ an den anderen Eingang eines aus vier Zählstufen aufgebauten Dualzählers Z₁ gelegt. Die Anzahl der Zählstufen F_k des Dualzählers Z₁ entspricht im allgemeinen Fall der Anzahl der Dateneingänge D_k und damit der Anzahl n der Spalten der Speichermatrix M. Dementsprechend sind die einzelnen Zählstufen F_k des Dualzählers Z₁ jeweils einem Dateneingang D_k und den von diesem beaufschlagten Registerzellen S_1k bzw. R_k zugeordnet. Die Zählstufen F_k sind im Beispielsfall durch je ein Toggle-Flip-Flop gegeben.. Dementsprechend führen die Q-Ausgänge der Zählstufen F_k in der Reihenfolge ihrer Anordnung im Dualzähler Z₁ den Zählstand und die Q-Ausgänge den invertierten Zählstand. Demzufolge ist der Q-Ausgang der Zählstufe F_k mit dem Dateneingang D_k der Matrix M verbunden.

[0023] Ein vorgegebener Zählstand des Dualzählers Z₁ dient zur Steuerung eines UND-Gatters U. In dem in Fig. 3 dargestellten Ausführungsbeispiel ist dies der Zählstand "12". Bei diesem Zählstand liegt an den Q-Ausgängen der Zählstufe F₄ und der Zählstufe F₃ eine "0" und an den Q-Ausgängen der Zählstufen F₁ und F₂ eine "1". Demgemäß muß man, um das mit vier Eingängen versehene UND-Gatter U ausschließlich durch den Zählstand"12" zu steuern, die Q-Ausgänge der Zählstufen F₁ und F₂ und die Q-Ausgänge der Zählstufen F₃ und F₄ an je einen Eingang des UND-Gatters U legen, wie dies aus Fig. 3 ersichtlich ist. Ist der Zählstand "12" erreicht, dann erscheint am Ausgang des UND-Gatters U ein Impuls, der folgende Aufgaben hat:

1. Die von dem UND-Gatter U gelieferten Impulse dienen als Zählimpulse für einen zweiten Dualzählar Z₂, der gewissermaßen eine Erweiterung des ersten Dualzählers Z₁ bildet. Denn jedesmal beim Erscheinen des Zählstandes "12" erhält der Zähleingang des zweiten Dualzählers Z₂ einen Impuls, mit dessen Hilfe der Zählstand des zweiten Zählstandes aufgebaut wird.

2. Die vom UND-Gatter U gelieferten Impulse dienen außerdem zur Steuerung eines ODER-Gatters OR, dessen anderer Eingang durch Resetimpulse Re zu steuern ist. Der Ausgang dieses ODER-Gatters OR liegt an den Reseteingängen R des ersten Dualzählers Z₁, während die Reseteingänge R des zweiten Dualzählers Z₂ unmittelbar von den Resetimpulsen beaufschlagt sind. Demzufolge schaltet der erste Dualzähler Z₁ jedesmal auf den Zählstand "0", wenn das UND-Gatter U anspricht (also im Beispielsfall mit dem Erreichen des Zählstandes "12"). Außerdem schalten gleichzeitig die beiden Zähler auf den Zählstand "0", wenn ein, z.B. über den Taktgeber TG oder einen sonstigen Teil der Schaltung in bekannter Weise zu erzeugender Resetimpuls Re anhängig ist.

[0024] Während die Anzahl der Zählstufen des Zählers Z₁ gleich der Zahl n der Spalten k der Matrix M ist und die Zahl der verschiedenen Zählstände des Zählers Z₁ demgemäß durch 2ⁿ⁺¹- ₁ gegeben ist, richtet sich die Anzahl der Zählstu- fen F

(j = 1, 2, 3,...) des zweiten Dualzählers Z₂ nach den Gesichtspunkten, denen die Schaltung im Einzelfall zu dienen hat. Die Aufgabe des Dualzählers Z₂ ist, mittels eines Dekoders D die Erzeugung der Takte TM₁, TM_2' TM₃ sowie der Aktivierungssignale V₁ und V₂ zu steuern. Dabei ist dafür zu sorgen, daß die Impulse TM₂ und TM₃ nicht gleichzeitig erscheinen, während dies bei den Impulsen TM₁ und TM₂ in vielen Fällen erwünscht sein kann. Ein Zahlenbeispiel für die Zählstände, bei denen die Impulse V₁, V₂ usw. erscheinen,ist in Fig. 3 angegeben.

[0025] Hinsichtlich des Aufbaus des zweiten Dualzählers Z₂ sowie seiner Zählstufen F

gilt dasselbe wie für den Zähler Z₁.

[0026] Im Beispielsfall besteht der Zähler Z₂ aus den Zählstufen F

, F*₂, F

, wobei der eine Eingang der ersten Zählstufe F₁ unmittelbar, der zweite Eingang dieser Zählstufe über einen Inverter I₂ an den Ausgang des UND-Gatters U gelegt ist. Durch die verschiedenen Ausgänge Q und Q ist der Dekoder D gesteuert. Da sich der innere Aufbau des Dekoders D nach allgemein bekannten Gesichtspunkten richtet und von Fall zu Fall verschieden sein kann, ist von detaillierten Darstellung Abstand genommen.

[0027] Die zwischen dem Dekoder D und den Eingängen für die Steuerimpulse TM₁, TM_2' TM_3' V₁ und V₂ der Matrix M vermittelnde Logik kann als ein Teil des Dekoders D aufgefaßt werden. Es besteht aus den ODER-Gattern 0 und 0 , sowie den UND-Gattern U₁, U₂, U₃, U₄, die in der Aus Fig.3 ersichtlichen Weise durch den Taktgeber TG mit dem Takt TM, durch den Ausgang des UND-Gatters U sowie durch einzelne Zählstände des Dualzählers Z₂ über den Dekoder D gesteuert sein können. Auch hier soll von der Beschreibung von Einzelheiten abgesehen werden, sofern sie nicht aus der Fig. 3 zu ersehen sind.

[0028] Wie aus Fig. 3 hervorgeht,: dienen die von dem UND-Gatter U gelieferten Impulse nicht nur zur Steuerung des Zählers Z₂ und - über das ODER-Gatter OR zur Steuerung der Rücksetzung des Dualzählers Z₁, sondern auch noch dazu, um die Impulse TM₁, TM₂, TM₃, V₁ und V₂ abzuleiten. Das UND-Gatter U₁ dient zur Erzeugung des Signals V₁. Es hat drei Eingänge, wovon der erste durch den Ausgang des UND-Gatters U, der zweite durch den vom Taktgeber TG gelieferten Takt TM und der dritte durch den Dekoder D nach Maßgabe bestimmter Zustände des Zählers Z₂ gesteuert ist. Im Beispielsfall ist dies der Zählstand "0".

[0029] Das UND-Gatter U₂ dient zur Erzeugung des Signals V₂. Es hat ebenfalls drei Eingänge, von denen der erste durch das UND-Gatter U, der zweite durch den Takt TM und der dritte durch den Dekoder D unter Vermittlung des ODER-Gatters 0 bei den Zählständen "0" und "1" des Zählers Z₂ gesteuert ist. Das der Erzeugung der Impulsfolgen TM₁ und TM₂ dienende UND-Gatter U₃ hat zwei Eingänge, von denen der eine durch den Dekoder D (z.B. beim Zählstand "6" von Z₂) gesteuert ist.

[0030] Der Takt TM3 dient der Aufgabe, eine spaltenparallele Informationsverschiebung in der Matrix M zu ermöglichen. Für seine Erzeugung ist das UND-Gatter U₄ vorgesehen, dessen erster Eingang durch das UND-Gatter U, dessen zweiter Eingang durch den vom Taktgeber TM und dessen letzter Eingang unter Vermittlung des ODER-Gatters 0 über den Dekoder D bei den Zählständen "1", "2", "3" und "4" des Dualzählers Z₂ gesteuert ist.

[0031] Zu bemerken ist, daß es sich bei der beschriebenen Weise der Steuerung der Matrix M über den Dualzähler Z₂ sich nur um ein Ausführungsbeispiel handelt, das auf einen bestimmten Zweck (Steuerung einer elektronischen Orgel) gerichtet ist. Demzufolge richtet sich die Anzahl der Zählstufen des zweiten Dualzählers Z₂ in diesem Fall nach der Zahl der für die Taktsteuerung erforderlichen Zustände (sowie nach der Zahl der verwendeten Oktaven), um hierfür im einzelnen die verschiedenen Zustände zu gewährleisten.

[0032] Die Takte TM, TS und TSS werden vom Taktgeber TG kontinuierlich geliefert. Beim Auftreten eines Aktivierungssignals V₁ geht die an den Dateneingängen D_k jeweils anliegende Information im Parallelbetrieb in das Zusatzschieberegister SR und beim Auftreten eines Aktivierungssignals V₂ in das durch die Gesamtheit der Speicherzellen S_1k der ersten Zeile der Matrix M gegebene Schieberegister. Für die Weitergabe der Information aus der ersten Zeile der Matrix M in die zweite Zeile bzw, die folgenden Zeilen ist ein Takt TM₃ erforderlich, während beim Auftreten eines Taktes TM₂ die Information innerhalb des durch die jeweilige Matrixzeile definierten Schieberegisters bis zu dessen Ausgang A_i erfolgen kann. Es ist deshalb angebracht, wenn die Taktimpulse TM₂ und TM₃ nicht gleichzeitig erscheinen.

[0033] Beispielsweise ist folgende Betriebsweise möglich:

In das erste Schieberegister SR werden die anfallenden Binärworte seriell oder parallel eingegeben, was jedesmal beim Auftreten eines Taktimpulses V₁ der Fall ist. Ebenso geht die Information beim Auftreten des Aktivierungsimpulses V₂ an das durch die erste Matrixzeile gegebene Schieberegister, was ebenfalls durch paralleles Einlesen über die Dateneingänge D_k als auch durch serielle Eingabe über die erste Registerzelle S₁₁ der ersten Zeile unter Vermittlung der Takte TM₂ (die dann ohne Unterbrechung durch Takte TM₃ erfolgt) möglich ist.Weitere ankommende Datenworte werden jeweils nach Übergang der in der ersten Matrixzeile vorhandenen Information in die zweite Matrixzeile und von da in die dritte Zeile usw. von dem durch die erste Matrixzeile gegebenen Schieberegister parallel oder im Serienbetrieb aufgenommen. Dabei kann z.B. die Informationsaufnahme und Informationsweitergabe im Zusatzschieberegister SR gesperrt sein, wenn die Aktivierungsimpulse V₁ nicht gegeben werden. Dadurch bleiben bei dem in Fig. 1 dargestellten Ausführungsbeispiel die vier zuletzt eingegeben Worte in den durch die Zeilen der Matrix M gegebenen Schieberegistern und das zuerst eingegebene Wort im Zusatzschieberegister SR stehen. Nun können alle diese Schieberegister mit den (gleichzeitig erscheinenden )Impulsen TM₁ und TM₂ beaufschlagt werden, so daß die jeweils gespeicherten Binärworte an den Ausgängen A, A₁,....A_m, also beispielsweise A, A₁-A₄, erscheinen.

[0034] Sollen stattdessen z.B. die drei ersten und die zwei letzten Binärworte ausgesucht und abgespeichert werden, so sind die drei ersten Worte in drei aufeinanderfolgenden Schieberegistern entsprechend dem Schieberegister SR vorzusehen, in die parallel oder seriell die Worte eingeschoben werden können. Das Steuerwerk gibt weitere Schiebeimpulse nur auf die restlichen.zwei Schieberegister. In diewerden dann nur die letzten zwei Worte aufgespeichert. Auch eine Hintereinanderschaltung der einzelnen Schieberegister ist möglich. Die einzelnen Teile erhalten aber nur dann Schiebeimpulse, wenn ein Wort auftritt, das z.B. von der Leerinformation abweicht.

[0035] Die zu verarbeitenden Digitalworte können aus verschiedenen Quellen stammen. Eine mögliche Quelle ist durch den ersten Dualzähler Z₁ gegeben, dessen Zählausgänge Q und ggf. auch Q dann nach Maßgabe der Reihenfolge der Zählstufen F_k und der Reihenfolge der Spalten k der Matrix M je einem der Dateneingänge D_k zugeordnet, d.h. in diesem Falle direkt bzw. indirekt mit dem betreffenden Dateneingang D_k verbunden sind.

[0036] Es steht außerdem die Möglichkeit offen, jedem der zeilenparallelen Schieberegister bzw. jedem der spaltenparallelen Schieberegister der Matrix M individuell bei entsprechender Abänderung der Takterzeugung und Taktzufuhr jeweils einen individuellen Schiebetakt zuzuordnen.

Ansprüche

1. Monolithisch integrierter Halbleiterspeicher mit längs paralleler Zeilen bzw. Spalten angeordneten Speicherzellen, bei dem die zu den einzelnen Zeilen bzw. Spalten gehörenden Speicherzellen über entsprechend geführte elektrische Leitungen mit einander in Verbindung stehen, dadurch ^gekenn- zeichnet, daß die einzelnen Speicherzellen als taktgesteuerte Schieberegisterzellen (S_ik) ausgebildet sind.

2. Halbleiterspeicher nach Anspruch 1, dadurch ^gekenn- zeichnet, daß die einzelnen Speicherzellen (S_ik) als quasistatische Schieberegisterzellen ausgebildet sind.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet,daß für die einzelnen Speicherzellen (S_ik) eine Anschaltung derart getroffen ist, daß sowohl die in den einzelnen Zeilen (i) befindlichen Schieberegisterzellen einerseits, als auch die in den einzelnen Spalten der Matrix (M) befindlichen Schieberegisterzellen andererseits jeweils zu je einem taktgesteuerten Schieberegister zusammengefaßt bzw. zusammenfaßbar sind.

4.Halbleiterspeicher nach Anspruch 3, dadurch ^gekennzeich- net, daß für die zeilenparallelen Schieberegister der Matrix (M) ein gemeinsamer erster Takt (TM₂) und für die spaltenparallelen Schieberegister der Matrix (M) ein gemeinsamer zweiter Takt (TM₃) vorgesehen ist.

5. Halbleiterspeicher nach Anspruch 2 und 3, dadurch gekennzeichnet, daß der Ausgang (a) jeder der Schieberegisterzellen (S_ik) durch ein NOR-Gatter (N) mit zwei Eingängen gegeben ist, daß dabei der eine Eingang für die Beaufschlagung durch ein Resetsignal (Re), der andere Eingang für die Beaufschlagung durch einen über eine Taktfolge (TS) gesteuerten Transfertransistor (T₂) und einem diesem vorgeschalteten Inverter (I) vorgesehen ist, daß ferner der Signaleingang (e) des Inverters (I) über einen dritten Transfertransistor (T₃) mit dem den Signalausgang (a) der Speicherzelle (S_jk) bildenden Ausgang (a) des NOR-Gatters (N) verbunden ist, daß weiterhin das Gate des dritten Transfertransistors (T₃) durch eine weitere, im wesentlichen mit den Impulsen der ersten Taktfolge (TS) synchrone zweite Taktfolge .(TSS) gesteuert ist und daß schließlich der Eingang (e) einerseits über einen taktgesteuerten ersten Transfertransistor (T₁) für den zeilenparallelen Schieberegisterbetrieb durch ein erstes Taktsignal (TM₂) anderseits über einen taktgesteuerten vierten vierten Transfertransistor (T₄) für den spaltenparallelen Schiebergisterbetrieb schaltbar ist.

6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherzellen (S_1k) der ersten Matrixzeile durch ein auf den vierten Transfertransistor (T₄) wirkendes Aktivierungssignal (V₂) an eine Anzahl n von Dateneingängen (D_k) im Parallelbetrieb anschaltbar sind.

7. Halbleiterspeicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Speicherzellen (S_1k) der ersten Matrixzeile im Serienbetrieb auf einen einzigen Informationseingang schaltbar sind.

8. Halbleiterspeicher nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß die die Speicherzellen (S_ik) der Matrix (M) auf den zeilenparallelen Schieberegisterbetrieb schaltetenden Impulse (TM₂) und die diese Speicherzellen auf den spaltenparallelen Schieberegisterbetrieb schaltenden Impulse (TM₃) in einer gemeinsamen Anlage (Z₁, Z₂, D) derart erzeugt sind daß eine Gleichzeitigkeit von Impulsen beider Impulsfolgen ausgeschlossen ist.

9. Halbleiterspeicher nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß die Dateneingänge der Speichermatrix (M) zur Beaufschlagung eines zusätzlichen Schieberegisters (SR) vorgesehen sind.

10. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die von einem Taktgeber (TG) gegebenen Impulse einer Taktimpulsfolge (TM) zur Steuerung eines Dualzählers (Z₂) und wenigstens ein Zählstand dieses Dualzählers jeweils zur Erzeugung je einer der Impulsfolgen (TM₂ bzw. TM₃)bzw. eines Aktivierungssignals (V₂) über einen gemeinsamen Dekoder (D) vorgesehen ist.

Zeichnung