Treiberschaltung für ein bistabiles Relais

Beschreibung

[0001] Die Erfindung betrifft eine Treiberschaltung für ein bistabiles Relais, die beim Anlegen eines ersten Eingangssignales an ein Flipflop ein erstes Steuersignal und beim Anlegen eines zweiten Eingangssignales an dieses Flipflop ein in bezug auf das erste Steuersignal inverses, zweites Steuersignal an einen Halbleiterschaltkreis, der das Relais ansteuert, liefert, wobei das Relais auch bei fehlendem Steuersignal zwischen dem ersten und dem zweiten Eingangssignal seine jeweilige Lage beibehält.

[0002] Eine derartige Treiberschaltung ist aus der US-A-3 931 550 bekannt. Sie ermöglicht es, das Relais mittels unipolarer, kurzer, gegebenenfalls auch von einem Rechner abgegebener Impulse zu steuern. Die Eingangsimpulse werden mittels eines Impulsformers auf die zum Umschalten des Relais erforderliche Zeitdauer gebracht. Der Ausgang des Impulsformers ist parallel mit zwei Eingängen eines das Relais ansteuernden Halbleiterschaltkreises und einem Eingang eines Flip- flops verbunden, dessen Ausgangssignal abwechselnd den einen oder den anderen Eingang des Halbleiterschaltkreises durchlässig schaltet bzw. sperrt.

[0003] Aus »Patents Abstracts of Japan« Band 3, Nr. 135 vom 10. November 1979, Seite 48 E 150 ist außerdem bereits eine Treiberschaltung für ein monostabiles Relais bekannt, die ein Flipflop und einen Zeitgeber enthält. Das Flipflop wird durch einen Eingangsimpuls grundsätzlich beliebiger Impulsbreite gesetzt und läßt das Relais ansprechen.

[0004] Der gleichzeitig gestartete Zeitgeber setzt das Flipflop nach Ablauf der vorgegebenen Zeit zurück, so daß das Relais einen von der Pulsbreite des Eingangssignales unabhängigen Ansteuerimpuls vorgegebener Breite enthält. Funktionell wird hierdurch allerdings nichts anderes erreicht als durch den Impulsformer der Treiberschaltung nach der zuvor genannten US-A-3 931 550.

[0005] Den bekannten Treiberschaltungen müssen die Eingangssignale zum Umschalten des bistabilen Relais von der einen in die andere Lage jeweils über den gleichen Anschluß zugeführt werden. Es besteht jedoch ein Bedarf für eine Treiberschaltung für ein bistabiles Relais, der die Eingangssignale zum Setzen und zum Rückstellen des Relais je nach Anwendungsfall über den gleichen oder über getrennte Anschlüsse zugeführt werden können. Dabei soll vermieden werden, daß auf das jeweilige Eingangssignal kurzfristig folgende Störsignale zu einer Fehlschaltung des Relais führen.

[0006] Der Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltung der eingangs genannten Gattung zu schaffen, die diesen Forderungen genügt.

[0007] Diese Aufgabe ist erfindungsgemäß dadurch gelöst, daß das erste und das zweite Steuersignal einem Zeitgeber zugeführt werden, der während einer vorgegebenen Zeitdauer den Halbleiterschaltkreis steuert, und daß das Flip- flop zwei Serienschaltungen aus jeweils einem logischen Schaltglied und einer Verzögerungsschaltung zur Unterdrückung eingangsseitiger Störsignale umfaßt, wobei jeweils der Ausgangsanschluß der einen Serienschaltung auf einen Eingangsanschluß der anderen Serienschaltung zurückgekoppelt ist, so daß der stabile Zustand sich in Abhängigkeit von dem ersten und dem zweiten Eingangssignal ändert und der logische Zustand der beiden Ausgänge währenddessen zeitweise gleich ist.

[0008] Diese Lösung hat den Vorteil, das Relais störsicher auch mit sehr kurzen Eingangssignalen ansteuern zu können, wahlweise über den gleichen Eingang, wobei die Signale dem Takteingang des Flipflops zugeführt werden oder über getrennte Eingänge für das Setzen und Rückstellen des Relais, in welchem Fall diese Eingangssignale dem Setzeingang bzw. dem Rücksetzeingang des Flipflops zugeführt werden. Eingangsseitige Störsignale werden infolge des besonderen Aufbaus des Flipflops durch dieses unterdrückt.

[0009] In den Unteransprüchen sind vorteilhafte Ausführungsformen der Treiberschaltung nach der Erfindung angegeben.

[0010] Die Treiberschaltung nach der Erfindung wird nachfolgend anhand der Zeichnung beschrieben, die ein Ausführungsbeispiel, dessen Einzelheiten und eine Reihe erläuternder Diagramme umfaßt. Es zeigt

Fig. 1 eine Treiberschaltung nach der Erfindung,

Fig. 2 das Schaltbild des Flipflops 13 in Fig. 1,

Fig. 3 ein Signaldiagramm zur Erläuterung der Funktion des Flipflops 13,

Fig. 4 ein Schaltbild der Impulsformer 29 bis 31 in Fig. 1,

Fig. 5 und 6 Signaldiagramme zur Erläuterung der Arbeitsweise der Impulsformer 29 bis 31,

Fig. 7 ein Signaldiagramm zur Erläuterung der Arbeitsweise des Zeitgebers 49 in Fig. 1,

Fig. 8 ein Signaldiagramm zur Erläuterung einer monostabilen Arbeitsweise,

Fig. 9 ein Signaldiagramm zur Erläuterung der Arbeitsweise der Torschaltung 59 zur Verhinderung von Doppelbetätigungen in Fig. 1,

Fig. 10 ein Signaldiagramm zur Erläuterung eines Stromstoß-Betriebs,

Fig. 11 ein Signaldiagramm zur Erläuterung des Setzens,

Fig. 12 ein Signaldiagramm zur Erläuterung des Rücksetzens und

Fig. 13 ein Schaltbild einer weiteren Ausführungsform des Halbleiterschaltkreises.

[0011] Gemäß den Figuren 1 bis 13 umfaßt die Treiberschaltung für ein bistabiles Relais einen Halbleiterschaltkreis 1, der ein bistabiles Relais 2 mit einer einzigen Spule enthält. Wenn in dieser Relaisspule 3 ein Erregerstrom in Richtung der Pfeile 4, 5 fließt, ändert ein nach außen herausgeführter Relaiskontakt 6 seinen Schaltzustand entsprechend der Richtung des Erregerstromes, so daß die Schaltbedingung selbst nach Wegfall des Erregerstromes aufrechterhalten wird. Der eine Anschluß der Relaisspule 3 ist mit einem Verbindungspunkt 80 zwischen einem ersten Transistor 7 und einem zweiten Transistor 8 verbunden, der andere Anschluß der Relaisspule ist mit einem Verbindungspunkt 81 zwischen einem dritten Transistor 9 und einem vierten Transistor 10 verbunden.

[0012] Der Ausgang eines Verstärkers 11 ist mit der Basis des Transistors 10 sowie über einen Inverter N1 mit der Basis des Transistors 7 verbunden. Der Ausgang eines weiteren Verstärkers 12 ist mit der Basis des Transistors 8 sowie über einen Inverter N2 mit der Basis des Transistors 9 verbunden. Die Eingänge der Verstärker 11 bzw. 12 sind mit den Ausgängen von UND-Gliedern G1, G2 verbunden.

[0013] Fig. 2 zeigt das Schaltbild des Flipflops 13 in Fig. 1, dessen einer Ausgang QF mit einer der Eingänge des UND-Gliedes G1 und dessen invertierter Ausgang QF mit einem der Eingänge des UND-Gliedes G2 verbunden ist. Der Setzeingang S des Flipflops 13 ist mit einem NOR-Glied G3 verbunden, dem eine Verzögerungsschaltung 82 nachgeschaltet ist, die aus einem Widerstand 14, einem Kondensator 15 und zwei Invertern 16, 17 besteht. Der Rücksetzeingang R des Flipflops 13 ist mit einem NOR-Glied G4 verbunden. Die Eingangssignale am Setzeingang S und am Rücksetzeingang R werden durch Ausgangsbits eines Rechenwerks (nicht dargestellt) mit einer hohen Geschwindigkeit von 100µ · s wechselweise geändert. Dem NOR-Glied G4 ist eine weitere Verzögerungsschaltung 83 nachgeschaltet, die einen Widerstand 18, einen Kondensator 19 und zwei Inverter 20, 21 umfaßt. Die Verzögerungsschaltungen 82, 83 dienen dazu, ein extrem kurzes Störsignal zu unterdrücken. Der Ausgang des Inverters 17, also der Setzausgang OF des Flip- flops 13, ist mit einem weiteren Eingang des NOR-Glieds G4 verbunden. Der Ausgang des Inverters 21, also der Rücksetzausgang QF des Flipflops 13, der in bezug auf den Ausgang QF normalerweise das invertierte Signal liefert, ist mit einem weiteren Eingang des NOR-Gliedes G3 verbunden. Über je einen dritten Eingang erhalten die NOR-Glieder G3, G4 von einer Stromstoßschaltung 22 ein Stromstoßsignal, das zunächst am Eingang T dieser Schaltung anliegt und durch einen Inverter 23 invertiert wird. Dieses Signal ist in Fig.3-(1) dargestellt. Der Ausgang des Inverters 23 ist mit dem einen Eingang eines NAND-Gliedes 27 über einen Inverter 24 und ein RC-Glied 25, 26 verbunden, das einen Serienwiderstand 25 und einen Parallelkondensator 26 umfaßt. Weiterhin ist der Ausgang des Inverters 23 mit dem zweiten Eingang des NAND-Gliedes 27 direkt verbunden.

[0014] Das Signal an dem mit dem RC-Glied 25, 26 verbundenen Eingang des NAND-Gliedes 27 ist in Fig. 3-(2) dargestellt.

[0015] Das Ausgangssignal des NAND-Gliedes 27 ist in Fig. 3-(3) dargestellt.

[0016] Das Ausgangssignal des NOR-Gliedes G3 ist in Fig. 3-(4) dargestellt.

[0017] Das Ausgangssignal des Inverters 17, also am Setzausgang QF des Flipflops 13, ist in Fig. 3-(5) dargestellt. Das Ausgangssignal des NOR-Gliedes G4 ist in Fig. 3-(6) dargestellt.

[0018] Das Ausgangssignal des Inverters 21, also am Rücksetzausgang QF des Flipflops 13, ist in Fig. 3-(7) dargestellt.

[0019] Wie aus diesem Diagramm hervorgeht, führt die beschriebene Schaltung des Flipflops 13 dazu, daß der Setzausgang OF und der Rücksetzausgang QF nur während der in Fig. 3 eingezeichneten Zeiten T, und T₂ den gleichen logischen Pegel haben, wodurch das erste und das zweite Eingangssignal von Störsignalen unterschieden werden.

[0020] Die Schaltung nach Fig. 1 enthält vier Impulsformer 28 bis 31, von denen die Impulsformer 29 bis 31 gleichartig entsprechend dem in Fig. 4 gezeigten Schaltbild aufgebaut sind. Ein solcher Impulsformer umfaßt Widerstände 32 bis 36, Integrationskondensatoren 37 bis 41 und Inverter 42 bis 45 sowie ein NAND-Glied G6, das an seinem einen Eingang das Ausgangssignal des die Integrationskondensatoren 40,41 umfassenden Schaltungsteile erhält.

[0021] Die Inverter 42 bis 45 liefern beim Anlegen eines Signales gemäß Fig.5-(1) die in Fig. 5-(2) bis Fig. 5-(5) dargestellten Signale. Am Ausgang des NAND-Gliedes G6 ergibt sich dann das in Fig. 5-(6) dargestellte Signal. Bei diesem Aufbau der Impulsformer 29 bis 31 wird auch beim Auftreten der in Fig.6-(1) dargestellten Impulse 46 bis 48 mit weniger als 30 µ · s verhindert, daß das in Fig. 6-(2) dargestellte Ausgangssignal des Inverters 42 sich ändert. Hierdurch werden Fehlschaltungen infolge von Störimpulsen verhindert. Der Impulsformer 28 unterscheidet sich von der beschriebenen Schaltung dadurch, daß er anstelle des NAND-Gliedes G6 ein EXKLUSIV-ODER-Glied enthält.

[0022] Die Schaltung nach Fig. 1 umfaßt weiterhin einen Zeitgeber 49, bestehend aus vier hintereinandergeschalteten Flipflops 50 bis 53 mit Takteingängen T, sowie einen Multivibrator 54, der an das Flipflop 50 zunächst ein periodisches Signal gemäß dem Diagramm in Fig. 7-(1) liefert, solange der Rücksetzausgang Q4 des Flipflops 53 der letzten Stufe hoch liegt. Die Diagramme gemäß Fig. 7-(2) bis Fig. 7-(5) zeigen den Verlauf der jeweiligen Ausgangssignale an den Ausgängen Q1 bis 04 der Flipflops 50 bis 53.

[0023] Es sei nun angenommen, daß an dem Eingang P1 ein monostabiles Signal entsprechend dem Diagramm in Fig.8-(1) anliegt. Dieses Signal durchläuft zunächst einen Schmitt-Trigger 58 zur Pegeldiskriminierung, um Fehlfunktionen während der Anstiegszeit und während der Abfallzeit, sowie durch niederpegelige Störsignale zu verhindern. Anschließend durchläuft das Signal den Impulsformer28.

[0024] Fig. 9-(1) zeigt das Eingangssignal des Impulsformers 28. Fig. 9-(2) zeigt das Ausgangssignal des Impulsformers 28. Fig. 9-(3) zeigt das Ausgangssignal eines NOR-Gliedes G7, das Bestandteil einer Doppelfunktionssperre 59 ist. Ein dem NOR-Glied G7 nachgeschaltetes NAND-Glied G8 liefert ein gegenüber dem Signal gemäß Fig. 9-(3) invertiertes Signal an den Takteingang T des Flipflops 13, so daß der Setzausgang QF des Flipflops 13 entsprechend Fig. 9-(4) hochpegelig wird und der Rücksetzausgang QF entsprechend Fig. 9-(5) niederpegelig wird. Daraufhin liefert ein NAND-Glied G10, dessen Eingänge mit dem Setzausgang QF und dem Rücksetzausgang OF des Flipflops 13 verbunden sind, an seinem Ausgang das in Fig. 9-(6) veranschaulichte Signal. Der Ausgang des NAND-Gliedes G10 ist also nur während der Zeit niederpegelig, während derer beide Ausgänge QF und QF hochpegelig sind und setzt hierdurch die Flipflops 50 bis 53 des Zeitgebers 49 zurück. Gleichzeitig verhindert das NAND-Glied G10 hierdurch die Erfüllung der UND-Bedingung für die UND-Glieder G1 und G2. Der Rücksetzausgang Zi4 des Flip- flops 53 wird infolge des von dem NAND-Glied G10 kommenden Rücksetzsignals hochpegelig und aktiviert hierdurch den Zeitgeber 49. Die Ausgangssignale Q3 und Q4 der Flipflops 52, 53 sind in Fig. 9-(7) und Fig. 9-(8) dargestellt.

[0025] Die Doppelfunktionssperre 59 enthält ein weiteres NOR-Glied G9, dessen Eingänge mit den Reset-Ausgängen Q3 und Q4 der Flipflops 52, 53 des Taktgebers 59 verbunden sind. Das Ausgangssignal dieses NOR-Gliedes G9 ist in Fig. 9-(9) dargestellt. Die Zeit T4 in Fig. 9-(9) während derer der Ausgang des NOR-Gliedes G9 niederpegelig ist, ist gleich der Hälfte des durch den Zeitgeber49 bestimmten Zeitintervalls T3

so daß die Übertragung des nächsten Taktsignales über das NAND-Glied G8 auf das Flipflop 13 während der Zeit T4 gesperrt wird. Somit wird, wenn aufeinanderfolgend kontinuierliche Signale an das NOR-Glied G7 gelangen, eine Fehlfunktion oder Fehlschaltung durch Störimpulse verhindert, da sich die stabile Lage des Flipflops 13 nicht ändert. Der Rücksetzausgang Q4 des Flip- flops 53 ist des weiteren parallel mit je einem Eingang jedes der UND-Glieder G1 und G2 verbunden. Nach Ablauf des Zeitintervalls T3 schaltet das Ausgangssignal des UND-Gliedes G1 über den Verstärker 11 die Transistoren 7 und 10 leitend, so daß ein Strom durch die Erregerwicklung 3 des Relais in Richtung des Pfeils 4 fließt. Das Diagramm in Fig. 8-(2) zeigt das entsprechende Ausgangssignal des UND-Gliedes G1. Als Zeitintervall wird diejenige Zeit bezeichnet, die für das Umschalten der Erregerwicklung 3 oder Relaisspule des bistabilen Relais 2 notwendig ist und die hier mit 100 ms angenommen wurde.

[0026] Beim Abfall des in Fig.8-(1) dargestellten, dem Eingang P1 zugeführten monostabilen Signals gelangt das Ausgangssignal des Impulsformers 28 über die Torschaltung 59 an den Takteingang T des Flipflops 13, wodurch dieses in die andere Lage kippt und am Ausgang des UND-Gliedes G2 das in Fig. 8-(3) dargestellte Signal erzeugt. Hierdurch werden die Transistoren 8, 9 leitend und durch die Erregerwicklung 3 fließt ein Erregerstrom in Richtung des Pfeiles 5 lediglich während des Zeitintervalles T3.

[0027] Das von dem Zeitgeber 49 gelieferte Zeitintervall T3 ist etwas größer gewählt als die Zeit, die zum Umschalten des Relaiskontaktes 6 des bistabilen Relais 2 erforderlich ist.

[0028] Das im Diagramm der Fig. 10-(1) dargestellte Stromstoßsignal, das dem Eingangsanschluß P2 zugeführt wird, gelangt über einen Schmitt-Trigger 60 und den Impulsformer 29 zur Doppelfunktionssperre 59 und führt zu den in Fig. 10-(2) und Fig. 10-(3) dargestellten Ausgangssignalen der UND-Glieder G1, G2. Daher ändert der Relaiskontakt 6 seine Lage bei jedem Anlegen des Stromstoßsignales.

[0029] Wenn an den Eingangsanschluß P3 ein in Fig.11-(1) dargestelltes Setzsignal angelegt wird, wird das Flipflop 13 über einen Schmitt-Trigger 61, den Impulsformer 30 und ein ODER-Glied G14 gesetzt. Das UND-Glied G1 liefert daher bei jedem Anlegen des Setzsignales das in Fig. 11-(2) dargestellte Signal, während der Ausgang des UND-Gliedes G2 niederpegelig bleibt, wie in Fig. 11-(3) dargestellt ist.

[0030] Ein an den Eingangsanschluß P4 angelegtes Rücksetzsignal, das in Fig. 12-(1) wiedergegeben ist, setzt das Flipflop 13 über einen Schmitt-Trigger 62, den Impulsformer 31 und ein ODER-Glied G15 zurück. Daher liefert das UND-Glied G2 den in Fig. 12-(3) gezeigten Impuls, während der Ausgang des UND-Gliedes G1 niederpegelig bleibt, wie aus Fig. 12-(2) hervorgeht.

[0031] Fig. 13 zeigt einen Schaltkreis 69 mit einem bistabilen Relais 68 mit zwei Erregerwicklungen. Dieser Schaltkreis 69 kann an die Stelle des Halbleiterschaltkreises 1 in Fig. 1 treten. Das bistabile Relais 68 ändert die Schaltlage eines herausgeführten Relaiskontaktes 71, wenn ein Erregerstrom die eine Erregerwicklung 70 durchfließt und hält den Kontakt dann in dieser Lage. Wenn der Erregerstrom die andere Erregerwicklung 72 durchfließt, ändert der Relaiskontakt 71 wiederum seine Lage und bleibt in dieser neuen Lage. Die Erregerwicklungen 70, 72 liegen in Serie mit den Transistoren 73, 74, deren Basen mit Verstärkern 11 bzw. 12 verbunden sind. Der Schaltkreis 69 kann im Rahmen der Erfindung in gleicher Weise verwendet werden wie der Halbleiterschaltkreis 1. Die Signale der Verbindungspunkte 75, 76 der Erregerwicklungen 70, 72 mit den Transistoren 73, 74 können detektiert werden und erlauben so eine indirekte Kontrolle, ob das bistabile Relais 68 arbeitet.

[0032] In der Schaltung nach Fig. 1 liegt die stabilisierte Spannung Vcc einer Konstantspannungsquelle an der Serienschaltung aus einem Widerstand 84 und einem Kondensator 85, wobei deren gemeinsamer Verbindungspunkt mit dem einen Eingang eines UND-Gliedes G11 sowie mit dessen anderem Eingang über einen Inverter N3 verbunden ist, wobei der Inverter als Pegeldiskriminator ausgelegt ist. Wenn die Konstantspannungsquelle eingeschaltet wird oder ein kurzzeitiger elektrischer Ausfall verschwindet, lädt sich der Kondensator 85 auf. Solange die an dem Kondensator 85 abgenommene Spannung unter dem Diskriminatorpegel des Inverters N3 liegt, gibt das UND-Glied G11 ein hochpegeliges Signal ab, durch welches die Flipflops 50 bis 53 des Zeitgebers 49 zurückgesetzt werden.

[0033] Der Diskriminatorpegel des Inverters N3 ist höher gewählt als die niedrigste Spannung, so daß die übrigen wiedergegebenen Bestandteile der Schaltung von der Konstantspannungsquelle gespeist werden und ordnungsgemäß arbeiten.

[0034] Das Ausgangssignal des Inverters N3 wird dem jeweils ersten Eingang von 2 UND-Gliedern G12 und G13 zugeführt. Die Konstantspannungsquelle speist weiterhin einen Widerstand 86, der in Serie mit einem Schalter 87 liegt. Der Verbindungspunkt 88 des Widerstandes 86 mit dem Schalter 87 ist mit dem zweiten Eingang des UND-Gliedes G13 und über einen Inverter N4 mit dem zweiten Eingang des UND-Gliedes G12 verbunden, dessen Ausgangssignal das Flipflop 13 über das ODER-Glied G14 setzt, während das Ausgangssignal des UND-Gliedes G13 das Flip- flop 13 über das ODER-Glied G15 zurücksetzt.

[0035] Wenn die stabilisierte Versorgungsspannung angelegt wird oder ein kurzzeitiger elektrischer Ausfall verschwindet und hierbei der Schalter 87 geöffnet ist, liefert das UND-Glied G13 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Dieses Ausgangssignal des UND-Gliedes G13 setzt das Flip- flop 13 zurück. Wenn die stabilisierte Versorgungsspannung angelegt wird oder eine kurzzeitige elektrische Unterbrechung verschwindet, während der Schalter 87 geschlossen ist, liefert das UND-Glied G12 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Durch dieses Ausgangssignal des UND-Gliedes G12 wird das Flipflop 13 gesetzt. Wenn die Spannung über den Kondensator 85 höher als der Diskriminatorpegel ist, sind die Ausgänge der UND-Glieder G11, G12 und G13 niederpegelig, so daß die Schaltung entsprechend den an den Eingangsanschlüssen P1 bis P4 anliegenden Signalen arbeitet, wie zuvor beschrieben wurde.

[0036] Alternativ hierzu kann für den Schalter 87 ein Kontakt des bistabilen Relais 2 benutzt werden, der geschlossen ist, wenn die Erregerwicklung 3 in Richtung des Pfeiles 4 stromdurchflossen ist und geöffnet ist, wenn umgekehrt der Erregerstrom in Richtung des Pfeiles 5 fließt. Folglich wird der Relaiskontakt 6 des bistabilen Relais 2 aus der Stellung vor dem Anlegen der Versorgungsspannung oder bei Auftreten einer kurzfristigen elektrischen Unterbrechung stets in die Rücksetzstellung zurückgebracht, und zwar selbst nach dem Anschalten der Versorgungsspannung oder dem Verschwinden der kurzzeitigen elektrischen Unterbrechung. Auf diese Weise wird ein selbsttätiges Setzen und Rücksetzen erzielt, so daß ein bistabiles Relais, das beispielsweise mit 8 Bit eines Rechenwerkes verbunden ist, nicht in eine von dem vorgegebenen Programm abweichende Stellung gesetzt wird.

Ansprüche

1. Treiberschaltung für ein bistabiles Relais, die beim Anlegen eines ersten Eingangssignales an ein Flipflop (13) ein erstes Steuersignal und beim Anlegen eines zweiten Eingangssignales an dieses Flipflop (13) ein in bezug auf das erste Steuersignal inverses, zweites Steuersignal an einen Halbleiterschaltkreis (1), der das Relais (2) ansteuert, liefert, wobei das Relais (2) auch bei fehlendem Steuersignal zwischen dem ersten und dem zweiten Eingangssignal seine jeweilige Lage beibehält, dadurch gekennzeichnet, daß das erste und das zweite Steuersignal einem Zeitgeber (49) zugeführt werden, der während einer vorgegebenen Zeitdauer den Halbleiterschaltkreis (1) steuert, und daß das Flipflop (13) zwei Serienschaltungen aus jeweils einem logischen Schaltglied (G3, G4) und einer Verzögerungsschaltung (82, 83) zur Unterdrückung eingangsseitiger Störsignale umfaßt, wobei jeweils der Ausgangsanschluß der einen Serienschaltung auf einen Eingangsanschluß der anderen Serienschaltung zurückgekoppelt ist, so daß der stabile Zustand sich in Abhängigkeit von dem ersten und dem zweiten Eingangssignal ändert und der logische Zustand der beiden Ausgänge währenddessen zeitweise gleich ist.

2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Zeitgeber (49) eine Anzahl von hintereinandergeschalteten Flipflops (50-53) und einen Multivibrator (54) umfaßt, der an das Flipflop (50) der ersten Stufe periodisch ein Schwingungssignal abgibt, wobei das Ausgangssignal des Flipflops (53) der letzten Stufe den Multivibrator (54) abschaltet und das Ausgangssignal vorgegebener Dauer des Zeitgebers (49) bildet und daß eine Torschaltung (59) den Empfang aufeinanderfolgender Eingangssignale mittels des Ausgangssignals eines der dem letzten Flipflop (53) vorgeschalteten Flipflops (52) des Taktgebers (49) sperrt.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine selbsttätige Setz- und Rücksetzschaltung vorgesehen ist, die die Versorgungsspannung (Vcc) an dem Halbleiterschaltkreis detektiert, so daß bei unter dem vorgegebenen Pegel liegender Versorgungsspannung das Flipflop (13) in einem vorgegebenen stabilen Zustand gehalten wird.

Claims

1. A driver circuit for a bistable relay, said circuit, when a first input signal is applied to a flip- flop (13), supplying a first control signal to a semiconductor circuit (1) which operates the relay (2) and, when a second input signal is applied to said flip-flop (13), supplying a second control signal which is inverse with respect to the first control signal, to the semiconductor circuit (1), wherein the relay (2) also retains its respective position in the absence of a control signal between the first and the second input signals, characterized in that the first and the second control signals are fed to a timer (49) which controls the semiconductor circuit (1) during a predetermined period of time and that the flip- flop (13) comprises two series circuits each comprising a logic switching member (G3, G4) and a delay circuit (82, 83) for suppressing interference signals on the input side, wherein the respective output terminal of the one series circuit is connected in a feedback mode to an input terminal of the other series circuit so that the stable state alters in dependence on the first and second input signals and the logic state of the two outputs is meanwhile for a time the same.

2. A driver circuit according to claim 1, characterized in that the timer (49) comprises a plurality of flip-flops (50-53) which are connected in series and a multivibrator (54) which periodically supplies an oscillation signal to the flip-flop (50) of the first stage, wherein the output signal of the flip-flop (53) of the last stage switches off the multivibrator (54) and forms the output signal of perdetermined duration of the timer (49), and that a gate circuit (59) blocks the reception of seccessive input signals by means of the output signal of a flip-flop (52) of the timer (49), said flip-flop (52) being connected on the input side of the last flip-flop (53).

3. A circuit according to claim 1 or claim 2, characterized in that there is provided an automatic setting and resetting circuit which detects the supply voltage (Vcc) at the semiconductor circuit so that, when the supply voltage is below the predetermined level, the flip-flop (13) is held in a predertermined stable state.

Revendications

1. Circuit pilote pour un relais bistable qui, lors de l'application d'un premier signal d'entrée à une bascule bistable (13) et lors de l'application d'un second signal d'entrée à cette bascule bistable (13), délivre respectivement un premier signal de commande et un second signal de commande, inverse par rapport au premier signal de commande, à un circuit commutateur à semiconducteurs (1) qui commande le relais (2), le relais (2) conservant aussi la position qu'il occupe en l'absence de signal de commande entre le premier et le second signal d'entrée, caractérisé en ce que le premier et le second signal de commande sont dirigés vers une horloge (49) qui commande le circuit commutateur à semiconducteurs (1) pendant une période de temps prédéterminée, et en ce que la bascule bistable (13) comprend deux montages en série formés chacun d'un élément logique (G3, G4) et d'un circuit à retard (82, 83) pour la suppression de signaux perturbateurs du côté entrée, la borne de sortie de chaque montage en série étant couplée en retour à une borne d'entrée de l'autre montage en série, de telle manière que l'état stable varie en fonction du premier et du second signal d'entrée et que, pendant ce temps, l'état logique des deux sorties soit temporairement le même.

2. Circuit pilote selon la revendication 1, caractérisé en ce que l'horloge (49) comprend un certain nombre de bascules bistables (50-53) connectées en série et un multivibrateur (54) qui délivre périodiquement, à la bascule bistable (50) du premier étage, un signal d'oscillation, le signal de sortie de la bascule bistable (53) du dernier étage arrêtant le multivibrateur (54) et constituant le signal de sortie, de durée prédéterminée, de l'horloge (49), et en ce qu'un circuit de porte (59) bloque la réception de signaux d'entrée successifs au moyen du signal de sortie d'une bascule bistable (52) de l'horloge (49), montée en amont de la dernière bascule bistable (53).

3. Circuit selon la revendication 1 ou 2, caractérisé en ce qu'il est prévu un circuit de positionnement et de remise en l'état initial automatiques qui détecte la tension d'alimentation (Vcc) au circuit commutateur à semiconducteurs, de telle manière que lorsque la tension d'alimentation se situe au-dessous du niveau prédéterminé, la bascule bistable (13) soit maintenue dans un état stable prédéterminé.

Zeichnung