Einrichtung zur Decodierung eines Biphase-codierten Signals sowie Verwendung der Einrichtung

Abstract

 In einem Verfahren zum Decodieren eines Empfangssignals in einer Biphase-Codierung wird zur Rekonstruktion der gesendeten Daten in Intervallen von zwei Perioden (2T) eine Signalflanke (2) detektiert und deren Polarität bestimmt. Dies erlaubt, die Uebertragungsrate der Signale zu erhöhen und zwar bis an die maximale Frequenzgrenze der verwendeten Logikfamilie. Dadurch lassen sich Datensätze (Bl-Bn), beispielsweise im Biphase-Level Code, mit auf minimalen Zeitverlust optimierten Startzeichen (A) übertragen.
Die Realisierung eines Decodierers kann mit sehr einfachen monostabilen Multivibratoren und wenigen Torschalfungen erfolgen. Die Uebertragungsrate kann, da keine Abtast-Steuerung mittels eines digitalen Zählers nötig ist, um den Faktor 8 bis 32 gesteigert werden.

Beschreibung

[0001] Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Decodieren eines Empfangssignals in einer Biphase-Codierung, wobei die gewonnenen Informationen in. einer Verknüpfungsschaltung selektiert und anschliessend einem Schieberegister zugeführt werden sowie auf eine Einrichtung zur Durchführung dieses Verfahrens und auf die Verwendung des Verfahrens.

[0002] Zur Datenübertragung werden Biphase-Leitungscode (auch Frequenzy Shift Keying oder Phase Shift Keying genannt) verwendet, wie Biphase-Level, Biphase-Mark., Biphase-Space etc. (vgl. Linear Interface Data Book, Fairchild Camera and Instr. Corp., California, USA, 1978, p. 10-42, Fig. 4-21), deren Leitungssignale einen definierten Mittelwert sowie eine gute Taktübertragung aufweisen.

[0003] Es sind Decodiereinrichtungen bekannt (John E. McNamara, Technical Aspects of Data Communication, 1977, by Digital Equipment Corporation, USA, p.5, Fig. 1-3), welche auf einer Abtastung des Empfangssignals innerhalb jeder Datenbit-Periode beruhen.

[0004] Bei synchroner Datenübertragung (ununterbrochener Datenstrom ohne Bitsynchronisierungs-Zeichen) wird dabei der Takt für die Abtastung aus dem Empfangssignal gewonnen.

[0005] Bei asynchroner Datenübertragung liegen die Abtastzeitpunkte der n Bits zwischen Start- und Stopzeichen in genau definierten Zeitabständen von der ersten Flanke eines Startzeichens entfernt. Diese Zeitabstände werden durch einen vom Startzeichen gestarteten digitalen Zähler bestimmt. Die Zählfrequenz liegt dabei 16 mal höher als die Taktfrequenz der Datenübertragung, damit eine zuverlässige Abtastung garantiert ist.

[0006] Derartige Verfahren weisen prinzipiell den Nachteil einer 8-32 mal tieferen Frequenzgrenze auf als die jeweils verwendete Halbleitertechnologie dies zuliesse. Der Grund liegt in den verwendeten, 8-32 mal schneller laufenden digitalen Zählern. Im weiteren ist die Anzahl Bits zwischen dem Start-und Stopzeichen üblicherweise auf 8-16 Bits begrenzt. Dies liegt in der wachsenden Ungenauigkeit der Bestimmung der Abtastzeitpunkte mit zunehmender Zahl der übertragenen Bits begründet, da die Zählfrequenz in praxi kein exaktes Vielfaches der Taktfrequenz beträgt.

[0007] Es ist daher Aufgabe der Erfindung, ein Verfahren sowie eine Einrichtung zu schaffen, welche eine Erhöhung der Datenübertragungsrate sowie eine höhere Anzahl Bits zwischen Start-und Stopzeichen zulassen.

[0008] Das erfindungsgemässe Verfahren zur Decodierung ist dadurch gekennzeichnet, dass in Intervallen von jeweils zwei Perioden eine Signalflanke detektiert und deren Polarität bestimmt wird.

[0009] Das Decodierverfahren ist anwendbar auf alle zweiwertigen Code, bei welchen die Polarität derjenigen Signalflanken, welche in konstanten Zeitabständen vorkommen der Träger der zu übertragenden Information ist. Es ist insbesondere für eine serielle Datenübertragung vorteilhaft.

[0010] Die Polarität der periodischen Signalflanke (ansteigende oder abfallende Flanke) variiert entsprechend den übertragenen Daten (Datenübertragungsrate = 1/2T), so dass man für den Biphase-Level Code folgende Zuordnung festlegen kann: z.B. eine ansteigende periodische Flanke bedeutet logisch Null, eine abfallende periodische Flanke bedeutet logisch Eins.

[0011] Für den Biphase-Mark Code gilt folgende Zuordnung: Keine Änderung der Polarität der periodischen Flanke gegenüber der vorangehenden periodischen Flanke bedeutet logisch Eins, eine Änderung der Polarität bedeutet logisch Null. Der Biphase-Space Code ist invers zum Biphase-Mark Code, d.h. keine Änderung der Polarität bedeutet logisch Null, eine Änderung bedeutet logisch Eins.

[0012] Die erfindungsgemässe Einrichtung zum Decodieren nach Anspruch 6 weist zur Abtastung des Empfangssignals einen digitalen Datenspeicher auf, welcher von einem triggerbaren Schaltglied gesteuert ist.

[0013] In den nachfolgenden Unteransprüchen sind vorteilhafte Weiterbildungen der Erfindung beschrieben.

[0014] Die in den Ansprüchen 2 bis 5 aufgeführten Verfahren sind für spezielle Biphase-Codierungen günstig; dabei ist zu beachten, dass der Biphase-Level Code in Anspruch 3 in seiner zu Anspruch 2 inversen Form decodiert wird.

[0015] Der Decodierer nach Anspruch 6 weist den Vorteil besonderer Einfachheit auf.

[0016] Die Weiterbildung eines Decodierers nach Anspruch 7 erlaubt eine maximal erreichbare Datenübertragungsrate auf etwa die Hälfte der maximalen Arbeitsfrequenz der zur Realisierung eingesetzten Halbleiterschaltungen, da im Decodierer keine höhere Frequenz als die Taktfrequenz der Datenübertragung auftritt. Im weiteren kann nach einem Startzeichen eine beliebige Anzahl von Daten-Bits folgen, da dank der periodischen Synchronisierung des Decodierers bei jeder periodischen Flanke eine Gefahr einer falschen Abtastung infolge von kumulierten Zeitfehlern eliminiert ist.

[0017] Zudem erlaubt der Decodierer nach Anspruch 7 ein einfaches Erkennen der Polarität der Signalflanke durch deren Zuordnung zu dem jeweils getriggerten Zeitglied.

[0018] Die Einrichtung nach Anspruch 8 zeigt eine Variante zur Bestimmung der Polarität der jeweiligen Signalflanke.

[0019] Eine Realisierung gemäss Anspruch 9 erlaubt den Einsatz handelsüblicher, kostengünstiger Bauelemente.

[0020] Ein digitaler Speicher nach Anspruch 10 ist insbesondere in Verbindung mit einem nachgeschalteten Serien/Parallelumsetzer zweckmässig.

[0021] Die Einrichtung nach Anspruch 11 weist zusätzliche vorteilhafte Schaltungsergänzungen zur Ueberwachung der Datenfolge, der Uebertragungsstrecke bzw. der Plausibilitätskontrolle auf.

[0022] Eine Realisierung dieser Ueberwachung erfolgt am zweckmässigsten entsprechend Anspruch 12.

[0023] Die Ansprüche 13 und 14 beschreiben günstige Lösungen in Verbindung mit einer Serien/Parallelumsetzung zur Daten-Rekonstruktion.

[0024] Die Verwendung gemäss Anspruch 15 ist insbesondere für eine serielle Fernübertragung zweckmässig.

[0025] Nachfolgend werden anhand schematischer Zeichnungen Ausführungsbeispiele der Erfindung näher erläutert.

[0026] Es zeigen

Fig. 1a ein Beispiel eines Impulsdiagramms von zu übertragenden digitalen Daten,

Fig. 1b die Daten Fig. 1a in den an sich bekannten Biphase-Level Code umgesetzt,

Fig. 1c die Daten Fig. 1a in den an sich bekannten Biphase-Mark Code umgesetzt,

Fig. 1d die Daten Fig. 1a in den ebenfalls bekannten Biphase-Space Code umgesetzt,

Fig. 2 ein Blockschaltbild einer einfachen Decodiereinrichtung,

Fig. 3a beispielsweise Datensätze im Biphase-Level Code mit einem auf minimalen Zeitverlust optimierten Startzeichen,

Fig. 3b die Abtastimpulse für die Datensätze nach Fig. 3a,

_Fig. 4 einen Decodierer für eine asynchrone 16-Bit-Datenübertragung mit einem Schieberegister und einem nachgeschalteten Datenspeicher,

_Fig. 5 eine Variante eines Decodierers mit nachgeschalteten Schieberegistern und

Fig. 6 eine weitere Variante eines Decodierers für 16-Bit-Datensätze in einem Biphase-Mark Code.

[0027] Ein Impulsdiagramm Fig. 1a zeigt zu übertragende Daten in bekannter Darstellung. Die Signalspannung ist dabei mit e bezeichnet; die Signalpegel mit H und L, die Zeitachse mit t.

[0028] Die Daten Fig. 1a sind in Fig. 1b in einem Biphase-Level Code, in Fig. 1c in einem Biphase-Mark Code und in Fig. 1d in einem Biphase-Space Code dargestellt.

[0029] In Fig. 1b bis 1d sind die Perioden mit T1...Tn bezeichnet.

[0030] Die Biphase-Code weisen, wie aus Fig. 1b und Fig. 1c ersichtlich, eine Periodizität von 2T auf. In den Intervallen von 2T lässt sich immer eine Signalflanke 2, eine sogenannte periodische Flanke, beobachten. Diese 2T-Periodizität besteht nur im Vorkommen dieser Flanke; ihre Polarität ist dabei nicht gegeben. Diese Polarität, ansteigende oder abfallende Flanke, variiert entsprechend den zu übertragenden _Da-ten - Datenübertragungsrate = 1/2 T - so dass eine Zuordnung festgelegt werden kann. Beispielsweise bedeutet eine ansteigende periodische Flanke 2 in Fig. 1b logisch Null = 0, während eine abfallende periodische Flanke logisch Eins = 1 charakterisiert. Die ü_Drigen Signalflanken 3 sind in ihrem Vorkommen aperiodisch; sie kommen nur dann vor, wenn die Polarität der periodischen Flanken in Folge der momentanen Daten-Bit-Kombination nicht ändert.

[0031] Aus diesem Zusammenhang lässt sich erkennen, dass aufgrund der Polarität der periodischen Flanken in einem Empfangssignal bei einem Biphase-Code die ursprüngliche Datenfolge rekonstruiert werden kann.

[0032] In praxi erfolgt nun die Detektion der Polarität der Flanke 2 durch Abtasten eines Empfangssignals vor oder nach jeder periodischen Flanke. Hierzu genügt ein einfacher, wirtschaftlicher Decodierer gemäss Fig. 2.

[0033] Das Empfangssignal R-D (Received Data) wird hierzu einem Eingang eines nicht retriggerbaren monostabilen Multivibrators 5 und dem D-Eingang einer Kippschaltung 4 (D-Flipflop) zugeführt. Der Ausgang Q des Multivibrators 5 liefert ein Taktsignal CLO (Clock), welches einem Takteingang C der Kippschaltung 4 zugeführt ist. Am Ausgang Q der Kippschaltung 4 lassen sich die abgetasteten Datensignale D-S abnehmen.

[0034] Die Wirkungsweise dieser Einrichtung ist folgende:

Der monostabile Multivibrator 5 triggert auf beide Polaritäten der Signalflanken des biphasen Empfangssignals R-D (Received Data). Die Länge des generierten Impulses (= Impulslänge) liegt zwischen T und T2, vorzugsweise beträgt sie 1,5 T. Da die Signalflanken nur in Zeitabständen von 1T oder 2T eintreten können, beträgt die kürzeste mögliche Triggerfolge 2T. Sobald der monostabile Multivibrator 5 einmal auf die periodische Flanke getriggert hat, wird er auch weiter nur auf die periodischen Flanken triggern können, denn nur diese kommen immer nach dem Ende des Impulses, wenn der monostabile Multivibrator wieder getriggert werden kann (stabiler Zustand des Decodierers). Der von dem monostabilen Multivibrator erzeugte 1,5 T Impuls kommt unmittelbar nach jeder periodischen Flanke vor und kann direkt als Takt für die Abtastung des Empfangssignals gebraucht werden (z.B. seine erste oder zweite Flanke, oder ein von diesen abgeleiteter Strobe-Impuls). Zur Speicherung der abgetasteten Daten wird ein an sich handelsübliches D-Flipflop (Kippschaltung 4) verwendet.

[0035] Bei undefinierten Anfangsbedingungen, Unterbrüchen oder Fehlern in der Uebertragungsstrecke, kann es vorkommen, dass der monostabile Multivibrator auf die aperiodischen Flanken zu triggern anfängt. Dieser phasenverschobene Lauf des Decodierers ist allerdings unstabil, d.h. er dauert nur bis zu dem ersten Ausbleiben der aperiodischen Flanke, danach synchronisiert sich der Decodierer selbst durch "Warten" auf die nächste Flanke, welche gezwungenermassen periodisch ist. Bei allen Biphase-Code ist dies der Fall bei der ersten Änderung der gesendeten Daten von logisch Null auf logisch Eins oder von logisch Eins auf logisch Null.

[0036] Der Decodierer kann für synchrone und asynchrone Datenübertragungen benutzt werden.

[0037] Bei synchronen Datenübertragungen bietet der Decodierer den Vorteil einer extrem kurzen Anlaufzeit der Synchronisierung. Ergänzt um eine Überwachung der Triggerfolge (alle 2T muss eine Triggerung erfolgen), ermöglicht der Decodierer eine sofortige Erkennung von Fehlern in der Uebertragungsstrecke (Ausbleiben der periodischen Flanke).

[0038] Bei asynchroner Datenübertragung braucht der Decodierer keine Anlaufzeit zur Synchronisierung, wenn das Startzeichen eine in bezug auf folgende Datenbits periodische Flanke enthält (erste Flanke beliebiger Polarität nach einer Pause grösser als 2T).

[0039] Fig. 3a zeigt Datensätze B bestehend aus B1...Bn Bits im Biphase-Level Code mit jeweils einem auf minimalen Zeitverlust optimierten Startzeichen A, welches eine Synchronisierung des Decodierers bei jedem Start und zugleich (mit einem in Fig. 4 dargestellten Zusatz) das Erkennen des Endes des jeweiligen Datensatzes B erlaubt. Um den konstanten Mittelwert des Codes durch das Hinzufügen der Startzeichen A nicht zu verändern, können vorzugsweise die nacheinander folgenden Startzeichen A in der Polarität alterniert werden, wie in Fig. 3a angedeutet ist.

[0040] Das Impulsdiagramm Fig. 3b zeigt die Abtastimpulse zur Detektion der Datensätze Fig. 3a, wiederum mit der Impulslänge τ= 1,5 T.

[0041] Ein in Fig. 4 dargestellter Decodierer dient einer asynchronen Datenübertragung mit 16-Bit-Datensätzen in Biphase-Level Codierung.

[0042] Das Empfangssignal R-D ist hier den ersten Eingängen von zwei zueinander über die Clear-Eingänge CL zueinander rückgekoppelten monostabilen Multivibratoren 6 und 7 zugeführt. Die Q-Ausgänge der Multivibratoren 6 sind über eine Torschaltung 11 (NOR-Gate) zusammengefasst. Ihr Ausgang Q ist auf den zweiten Eingang des Multivibrators 7 direkt zurückgeführt, während die Rückführung auf den zweiten Eingang des Multivibrators 6 über einen Inverter, eine Torschaltung 10, erfolgt.

[0043] Diese Kombination gilt als eine Variante eines nicht retriggerbaren, auf beide Polaritäten der Signalflanken ansprechenden Zeitgliedes 5; es kann auf einfache Weise mit einem doppelten, monostabilen Multivibrator (z.B. Fairchild Typ F 96 S02) realisiert werden. Am Ausgang der Torschaltung 10 wird ein Taktsignal CLO (Clock) abgenommen, welches das Schieberegister 15 taktet. Am Signaleingang des Schieberegisters 15 liegt das Empfangssignal R-D an. Zusätzlich ist der Ausgang der Torschaltung 11 zu dem einen Triggereingang eines Multivibrators 8 geführt. Der Ausgang des Multivibrators 8 ist auf einen Steuereingang LA (Latch) eines 16-Bit-Speichers 16 geführt. An den Q-Ausgängen des Speichers 16 können die Datensignale D-S parallel abgenommen werden.

[0044] Diese Schaltungsanordnung ist wiederum mit handelsüblichen Bauelementen aufgebaut.

[0045] Der weitere monostabile Multivibrator 8 ist auf eine Impulslänge r von 2,5 T eingestellt. Er überwacht die Triggerfolge indem er alle 2T im Takt des Taktsignals CLO für die Abtastung getriggert wird. Beim Ausbleiben der periodischen Flanke und damit des Taktes für die Abtastung, am Ende des Datensatzes, generiert er einen Befehl LA zum Speichern des im Schieberegister eingelesenen Datensatzes im 16-Bit Speicher 16. Diese gegenüber der Schaltungsanordnung von Fig. 2 zusätzliche Erkennung des Endes des Datensatzes, kann mit einer an sich bekannten Ueberwachung der Länge des Datensatzes kombiniert werden, um das Ausbleiben der periodischen Flanke durch einen Fehler auf der Uebertragungsstrecke vom wirklichen Ende des Datensatzes unterscheiden zu können.

[0046] Eine weitere Möglichkeit, Uebertragungsfehler respektive die Plausibilität der Daten-Codierung zu überwachen, besteht in einer doppelten Abtastung jedes Daten-Bits, nämlich mit der ansteigenden und abfallenden Flanke des vom monostabilen Multivibrators 8 generierten Impulses (bzw. durch von diesen abgeleiteten Strobe-Impulsen).

[0047] Bei der in Fig. 4 dargestellten Einrichtung mittels zwei zueinander rückgekoppelten Multivibratoren 6 und 7, welche auf beiden Polaritäten der Signalflanken triggern, kann auf die direkte Abtastung des Empfangssignals R-D verzichtet werden; die periodischen Flanken werden durch die zwei Multivibratoren fortlaufend identifiziert, indem der eine auf die ansteigende und der andere auf die abfallende periodische Flanke triggert.

[0048] Eine derartige Variante ist in Fig. 5 dargestellt, bei welcher der Decodierer 16-Bit-Datensätze in Biphase-Level Code auf dem Prinzip der direkten Identifikation der Polarität der Flanke arbeitet. Hierzu wird die Einrichtung Fig. 4 um einen sogenannten Set-Reset Speicher, in bekannter Weise aus den Torschaltungen 12 und 13 (NOR-Gate) gebildet, ergänzt. Am Ausgang der Torschaltung 12 erscheint ein serielles Datensignal D-S0, welches dem Dateneingang des Schieberegisters 15, als erste Stufe einer Umsetzung in die parallelen Datensignale 16 zugeführt wird. Dem Steuereingang des Schieberegisters 15 werden die wie in der Ausführung nach Fig. 4 generierten Taktsignale CLO zugeführt.

[0049] Die Variante nach Fig. 6 dient zum Decodieren von 16-Bit-Datensätzen im Biphase-Mark Code. Hierzu wird die in Fig. 5 dargestellte Schaltungsanordnung um einen zusätzlichen, logischen Schaltkreis ergänzt, welcher die Polarität der letzten mit der vorletzten periodischen Signalflanke vergleicht. Dadurch wird die gesendete Datenfolge rekonstruiert.

[0050] Realisiert ist dies mittels einer zusätzlichen Kippschaltung 9, wiederum einem D-Flipflop, welches die Information der vorletzten Polarität speichert und einer nachgeschalteten Torschaltung 14, einem EX-OR Gate, welches beide Polaritäten vergleicht.

[0051] Der in Fig. 6 beschriebene Decodierer für 16-Bit-Datensätze im Biphase-Mark Code kann in einfachster Weise zu einem Decodierer für einen Biphase-Space Code umgestaltet werden. Da der Biphase-Space Code invers zum Biphase-Mark Code ist, genügt es, die in Fig. 6 dargestellte Torschaltung 14 anstatt als EX-OR Gate als EX-NOR Gate zu realisieren.

[0052] In der Ausführung nach Fig. 6 wird das Empfangssignal R-D von einem Opto/Elektrowandler 18 geliefert. Dieser empfängt seine Eingangssignale von einer Lichtleiter-Uebertragungsstrecke 17.

[0053] Die dargestellten beispielshaften Schaltungsanordnungen lassen sich selbstverständlich durch andere Logik-Bausteine mit gleichwertigen Funktionen in zahlreichen Varianten realisieren.

[0054] Die erfindungsgemässen Decodierer eignen sich für synchrone Datenübertragungen, asynchrone Datenübertragungen mit kontinuierlichem oder intermittierendem Datenfluss, für Datenübertragungen mit Datenmultiplex (d.h. einzelne Datensätze zusammengefügt in einem längeren Datensatz) und für Bus-Systeme mit nicht synchronisiertem Sendetakt der Datenquellen.

Ansprüche

1. Verfahren zum Decodieren eines Empfangssignals (R-D) in einer Biphase-Codierung, wobei die Informationen in einer Verknüpfungsschaltung selektiert werden, dadurch gekennzeichnet, dass in Intervallen von jeweils zwei Perioden (2T) eine Signalflanke (2) detektiert und deren Polarität bestimmt wird. (Fig. 1b - 1d)

2. Verfahren zum Decodieren nach Anspruch 1, wobei die Biphase-Codierung ein Biphase-Level Code ist, dadurch gekennzeichnet, dass einer in Intervallen von zwei Perioden vorkommenden, ansteigenden Signalflanke (2) eine logisch Null (0) und einer abfallenden Signalflanke (2) eine logisch Eins (1) zugeordnet wird. (Fig. 1b)

3. Verfahren zum Decodieren nach Anspruch 1, wobei die Biphase-Codierung ein Biphase-Level Code ist, dadurch gekennzeichnet, dass einer in Intervallen von zwei Perioden vorkommenden, ansteigenden Signalflanke (2) eine logisch Eins (1) und einer abfallenden Signalflanke (2) eine logisch Null (0) zugeordnet wird. (vgl. Fig. 1b)

4. Verfahren zum Decodieren nach Anspruch 1, wobei die Biphase-Codierung ein Biphase-Mark Code ist, dadurch gekennzeichnet, dass keiner Aenderung der Polarität der in Intervallen von zwei Perioden vorkommenden Signalflanke (2) gegenüber ihrer vorangehenden Signalflanke (2) eine logisch Eins (1) und einer Aenderung der Polarität eine logisch Null (0) zugeordnet wird. (Fig. 1c)

5. Verfahren zum Decodieren nach Anspruch 1, wobei die Biphase-Codierung ein Biphase-Space Code ist, dadurch gekennzeichnet, dass keiner Aenderung der Polarität der in Intervallen von zwei Perioden vorkommenden Signalflanke (2) gegenüber ihrer vorangehenden Signalflanke (2) eine logisch Null (0) und einer Aenderung der Polarität eine logisch Eins (1) zugeordnet wird. (Fig. 1d)

6. Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Detektion der Signalflanken (2) des Empfangssignals (R-D) durch wenigstens ein nicht retriggerbares Zeitglied (5) erfolgt, welches auf deren beide Polaritäten triggert und dessen Impulslänge (T) grösser als eine Periode (T) und kleiner als zwei Perioden (2T) ist. (Fig. 2)

7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, dass zwei nicht retriggerbare zueinander in Wirkverbindung stehende Zeitglieder (6, 7) vorgesehen sind, wobei das eine Zeitglied (6) jeweils auf eine positive und das andere Zeitglied (7) jeweils auf eine negative Polarität der Signalflanken (2) triggert. (Fig. 4, 5)

8. Einrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass zur Bestimmung der Polarität der jeweiligen Signalflanke (2) das Empfangssignal (R-D) einem Momentanwert-Speicher (4) zugeführt ist, welcher durch das auf beide Polaritäten triggernde Zeitglied (5 bzw. 6, 7) gesteuert ist. (Fig. 2, 4)

9. Einrichtung nach einem der Ansprüche 6 bis 7, dadurch gekennzeichnet, dass das Zeitglied (5 bzw. 6, 7) ein monostabiler Multivibrator ist. (Fig. 2, 4)

10. Einrichtung nach einem der Ansprüche 6, 7 oder 9, dadurch gekennzeichnet, dass dem Zeitglied (5 bzw. 6, 7) ein die Information der Polarität der Signalflanke (2) speichernder digitaler Speicher (12, 13) nachgeschaltet ist. (Fig. 5)

11. Einrichtung nach einem der Ansprüche 6 bis 10 für eine asynchrone Datenübertragung mit einer Erkennung des Endes jeden Datensatzes, dadurch gekennzeichnet, dass dem Zeitglied (5 bzw. 6, 7) ein retriggerbares Zeitglied (8), dessen Impulslänge (?) grösser als zwei Perioden (2T) und kleiner als der kürzeste zeitliche Abstand zwischen zwei nacheinanderfolgenden Datensätzen (B) des Empfangssignals (R-D) ist, wobei die Triggerung bzw. Retriggerung durch jede Signalflanke (2) erfolgt und das Erkennen des Endes jeden Datensatzes (B) durch ein Rücksetzsignal am Ausgang (Q) des Zeitgliedes (8) erfolgt. (Fig. 4)

12. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, dass das Zeitglied (8) ein monostabiler Multivibrator ist. (Fig. 4)

13. Einrichtung nach einem der Ansprüche 1, 2, 3_'bder 5 mit einer Rekonstruktion der ursprünglichen Informationen in eine parallele Datenfolge, dadurch gekennzeichnet, dass das Datensignal (D-SO) einem Schieberegister (15) der Art Seriell-Ein/Parallel-Aus zugeführt ist. (Fig. 4, 5)

14. Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 oder 4 und 6 mit einer Rekonstruktion der ursprünglichen Informationen in eine parallele Datenfolge, dadurch gekennzeichnet, dass dem Zeitglied (5) eine Schaltungsanordnung bestehend aus einem weiteren Speicher (9) und einem logischen Schaltkreis (12, 13, 14) nachgeschaltet ist, wobei ein Vergleich der Polaritäten der n-ten mit der (n-1)-ten Signalflanke (2) erfolgt. (Fig. 6)

15. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5 für eine Lichtleiter-Uebertragungsstrecke (17). (Fig. 6)

Zeichnung