Wiedergabeeinrichtung für ein mit mehreren Köpfen aufgezeichnetes Digitalsignal

Abstract

 Bei der Aufzeichnung eines PCM-Signals, insbesondere eines Tonsignals auf Schrägspuren eines Magnetbandes, z.B. eines Videorecorders, entstehen im Digitalsignal Fehler während der Kopfwechsel. Diese Fehler werden dadurch beseitigt, daß im Überlappungsbereich der Abtastung der Köpfe eine Phasenangleichung der Bittakte, eine Angleichung der Bitmuster und vor dem nächstem Kopfwechsel eine Erhöhung oder Verminderung der Anzahl der Bittakte erfolgt.

Beschreibung

[0001] Für die Aufzeichnung von PCM-Signalen auf Aufzeichnungsgeräten mit rotierenden Köpfen sind folgende Möglichkeiten bekannt:

1. PCM-Adapter für Videorecorder: Ein PCM-Tonsignal wird dabei in ein Videosignal umgeformt und wie ein Videosignal aufgezeichnet (Fig. 3).

2. Die für die 8 mm-Videoaufzeichnungsnorm vorgesehene Aufzeichnung eines PCM-Tonsignals auf einer durch Vergrößerung des Kopfradumschlingungswinkels erzeugten Spurverlängerung (IEEE-Transactions and Consumer Electronics, VOL. CE-28, Nr. 3, August 82, Seite 241-249).

3. Aufzeichnung eines PCM-Videosignals, bei dem pro Aufzeichnungsspur ein Datenblock vorgesehen ist, der keine wichtigen Daten enthält, so daß in diesem Block die Kopfumschaltung erfolgen kann (Professional Video Oktober 82, Seite 10,12).

[0002] Es handelt sich also in keinem Fall um kontinuierliche PCM-Signale, wie sie z.B. von der CD (Compact Disk) abgetastet oder im PCM-Rundfunk übertragen werden. Um diese kontinuierlichen Signale nach einem der herkömmlichen PCM-Aufzeichnungsverfahren,z.B. auf einem Videorecorder,aufzuzeichnen, müssen sie erst durch Zeitkompression in ein Signal umgewandelt werden, das eine Zeitlücke aufweist, in der bei der Wiedergabe die Kopfumschaltung erfolgen kann.

[0003] Es gab indessen bisher keine Möglichkeit,bei einem PCM-Signal, das ohne spezielle Aufbereitung für die Kopfumschaltung aufgezeichnet wurde, die fehlerfreie Wiedergabe zu ermöglichen. Dabei ist es dann nicht mehr erforderlich, daß eine Verkopplung zwischen PCM-Signal und Kopfradumdrehung vorhanden ist. Dies kann z.B. vorteilhaft sein, wenn ein PCM-Tonsignal gleichzeitig mit einem Videosignal aufgezeichnet werden soll und das PCM-Signal aus einer Quelle kommt, die nicht mit dem Videosignal verkoppelt ist. Da die Kopfradumdrehung mit dem Videosignal verkoppelt werden muß, kann dann zwischen Kopfradumdrehung und PCM-Signal keine Verkopplung vorhanden sein.

[0004] Der Erfindung liegt die Aufgabe zugrunde, bei der Wiedergabe von Digitalsignalen mit elektronischen Mitteln einen Ausgleich von Fehlern zu schaffen, die durch die Kopfumschaltung zwischen den beiden Spuren entsteht.

[0005] Diese Aufgabe wird durch die im Anspruch 1 beschriebene Erfindung gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

[0006] Die Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Darin zeigen

Figur 1 die bekannte Signalaufzeichnung mit zwei Köpfen und einem Überlappungsbereich,

Figur 2 im Prinzip die durch die Kopfumschaltung bei der Wiedergabe entstehenden Fehler,

Figur 3 das Blockschaltbild für die Aufzeichnung und Wiedergabe von Tonsignalen mit Hilfe der bekannten PCM-Adapter für Videorecorder,

Figur 4 ein Blockschaltbild für die Aufzeichnung und Wiedergabe eines kontinuierlichen Digitalsignals (erfindungsgemäß),

Figur 5 ein Blockschaltbild der erfindungsgemäßen Lösung,

Figur 5.1 eine Weiterbildung der erfindungsgemäßen Lösung,

Figur 6 Kurven zur Erläuterung der Wirkungsweise,

Figur 7 eine spezielle Ausbildung eines Teiles aus Figur 5,

Figur 8 Kurven zur Erläuterung der Wirkungsweise,

Figur 9 ein Ausführungsbeispiel für eine Weiterbildung der Erfindung,

Figur 10 eine spezielle Ausbildung eines Schaltungsteils aus Figur 9,

Figur 11,12 Kurven zur Erläuterung der Wirkungsweise,

Figur 13 eine Phasenangleichschaltung und

Figur 14 einige Spannungsverläufe der Phasenangleichsschaltung.

[0007] Anhand der Figuren 1,2 wird die Entstehung der Fehler im Digitalsignal während der Uberlappungszeit erläutert. Bei der Aufzeichnung sind die Schalter S1 geschlossen, so daß das Signal parallel beiden Köpfen K1, K2 zugeführt wird und somit beide Köpfe gleichzeitig dasselbe Signal aufzeichnen. In Figur 2a ist ein Bit durch die strichpunktierte Linie 1 markiert. Dieses Bit hat also bei der Aufzeichnung bei beiden Köpfen K1, K2 die gleiche zeitliche Lage.

[0008] In Figur 2b wird das in Figur 2a durch die Linie 1 markierte Bit bei der Abtastung der neuen Spur mit dem Kopf K2 zu früh abgetastet, so daß bei einer Umschaltung während der Überlappungszeit eine Anzahl von Bits, die dem Zeitbereich Δ t entspricht, verlorengeht. In Figur 2c wird auf der neuen Spur durch den Kopf K2 das markierte Bit zu spät abgetastet, so daß hier eine Signalwiederholung auftritt. Diese zeitlichen Überlappungsfehler A t entstehen dadurch, daß der Weg der Köpfe K bei der Wiedergabe im Regelfall mit der aufgezeichneten Spurlänge nicht übereinstimmt. Abweichungen entstehen sowohl durch plastische Bandverformungen als auch durch Temperaturunterschiede zwischen Aufnahme und Wiedergabe. Beim Austausch der Bänder können die Überlappungsfehler durch Abweichungen des Kopfraddurchmessers oder des Bandzuges noch größer werden.

[0009] Bei Videorecordern erfolgt mit dem Schalter S2 jeweils die Umschaltung auf den neuen Kopf und die neu abgetastete Spur. Bei einem Videosignal ist das auch zulässig, da der Zeilenoszillator bei nicht zu großer Zeitkonstante der Regelschaltung dem für die Zeilenperiode kleinen Phasensprung folgt.

[0010] Bei kontinuierlichen PCM-Signalen, wie sie z.B. bei Digital-Platten oder im Digital-Rundfunk verwendet werden, ist ein derartiger Phasensprung untragbar. Es müßte jeweils eine neue Blocksynchronisierung erfolgen. Während dieser Zeit wäre aber der Kanaldecoder nicht arbeitsfähig.

[0011] Bei bekannten PCM-Adpatern für Videorecorder wird das PCM-Signal zwischen den Kopfwechseln zeitlich komprimiert, so daß im Kopfwechselbereich kein Nutzsignal übertragen wird.

[0012] Figur 3 zeigt das Blockschaltbild für eine derartige Anordnung. Bevor das Signal dem Eingang des Videorecorders zugeführt wird, werden die Synchronimpulse S zugesetzt. In den Austastzeiten wird kein PCM-Signal übertragen. Die Aufzeichnung erfolgt mit der normalen FM.

[0013] Bei der Wiedergabe wird durch die Umschaltung zwischen den Köpfen K1, K2 für ein ununterbrochenes Signal am Eingang des FM-Demodulators gesorgt. Nach Impulsabtrennung wird das PCM-Signal dem PCM-Decoder zugeführt, wo auch die Zeitkompression rückgängig gemacht wird. Die für den Decoder erforderlichen Taktspannungen werden mit Hilfe des Synchronsignals gewonnen.

[0014] Die Verwendung eines digitalen Übertragungscodes (z.B. DM oder Biphase) statt der Frequenzmodulation gemäß Figur 3 spart Bandbreite und ermöglicht eine sichere Wiederherstellung der für die Decodierung erforderlichen Taktfrequenz. Dies ist ein für die Übertragungssicherheit besonders wichtiger Punkt.

[0015] Figur 4 zeigt eine Aufzeichnungs- und Wiedergabeeinrichtung eines Recorders mit zwei rotierenden Köpfen K1, K2. Durch die Erfindung werden innerhalb der Demodulatorschaltung, der die Abtastsignale der beiden Köpfe getrennt zugeführt werden, die durch den Kopfwechsel an sich auftretenden Fehler ausgeglichen. Dann brauchen sich die übrigen Schaltungsteile nicht von den Aufzeichnungseinrichtungen für eine kontinuierliche Spur wie z.B. bei einer Digitalplatte zu unterscheiden. Bei der Schaltung nach Figur 4 soll erreicht werden, daß die Demodulatorschaltung die vollständige Bitfolge und das vollständige dazugehörige Taktsignal liefert und kein Bit doppelt vorhanden ist oder fehlt.

[0016] Diese Aufgabe läßt sich an sich durch Pufferspeicher lösen, wenn die Überlappungsfehler im Mittel null sind. Die Überlegungen anhand von Figur 2 zeigen jedoch, daß die durch Abweichungen zwischen Kopfweg und Spurlänge hervorgerufenen Überlappungsfehler ständig gleiches Vorzeichen haben. Es werden ständig gemäß Figur 2b zu wenig Bits oder gemäß Figur 2c zu viel Bits abgetastet. Dieses kann ein bekannter Pufferspeicher nicht bewältigen. Die PLL-Phasenregelschaltung, die aus dem Ubertragungscode den Bittakt herstellt, liefert dann im Fall gemäß Figur 2b ständig weniger Taktimpulse,als der Quarzoszillatorfrequenz entspricht, mit dem die Drehzahl des Kopfrades verkoppelt ist. Im Fall gemäß Figur 2c liefert die PLL-Schaltung ständig zuviele Taktimpulse. Der Quarzoszillator in Figur 4 liefert auch den Takt für den D/A-Wandler des PCM-Decoders.

[0017] Bei Wiedergabeschaltungen mit Zeitfehlerbeseitigung, die z.B. für Tonsignale verwendet werden, ist zum Einlesen der einzelnen Bits in die Speicher des PCM-Decoders der aus dem Signal regenerierte Takt erforderlich, der den Zeitschwankungen des Signals folgt. Das Auslesen erfolgt mit einem konstanten Takt. Um ein Überlaufen der Speicher zu vermeiden, müssen beide Taktfrequenzen im Mittel übereinstimmen. Außerdem wird nicht nur die Speicherplatzadressierung, sondern es werden auch alle anderen Vorgänge im PCM-Decoder durch Zählschaltungen gesteuert.

[0018] Figur 5 zeigt eine digitale Schaltung, die für den Demodulator in Figur 4 verwendet werden kann. Die Schaltung nach Figur 5 löst also die der Erfindung zugrundeliegende Aufgabe. Die genannten Maßnahmen können aber auch völlig im Bereich des Leitungscodes, d.h. vor dem eigentlichen Demodulator durchgeführt werden.

[0019] Die Schaltung nach Figur 5 ist für ein Biphase- oder ein DM-Signal geeignet. Das Ausgangssignal jedes Kopfes K1, K2 wird jeweils einer Verzögerungsschaltung 2,3 mit vier Abgriffen zugeführt. Der Unterschied der Verzögerungen zwischen den Abgriffen beträgt jeweils T/8, wobei T die Dauer einer Bitperiode ist. Die vier zur Verfügung gestellten Signalphasen sind also gleichmäßig über eine Periode der doppelten Taktfrequenz 2fT verteilt. Jede Verzögerungsschaltung besitzt eine Auswahlschaltung 4,5, deren Ausgang entsprechend der an den Dateneingängen angelegten Binärzahl auf einen der Ausgänge der Verzögerungsschaltung 2,3 schaltbar ist. Die Binärzahl wird jeweils von einem 2-Bit-Zähler 6,7 geliefert. Der Zähler 7 des mit einer neuen Spur beginnenden Kopfes K2 erhält Zählimpulse von der Phasenlogik 8, solange die Signalphase nicht in ausreichender Weise an die Phase der PLL-Schwingung 2fT angeglichen ist. Die PLL-Schaltung 9 wird zu dieser Zeit noch vom Signal der alten Spur, also vom Kopf K1, phasensynchronisiert.

[0020] Figur 7 zeigt ein Beispiel für die Phasenlogik 8 in Figur 5. Das EXOR-Gatter 10 erzeugt bei jeder Signalflanke einen positiven Impuls, dessen Dauer etwa T/8 beträgt. Je nach Phasenlage dieser Impulse gegenüber der 2fT-Schwingung werden am Ausgang des AND-Gatters 11 Impulse auftreten oder nicht. Sobald keine Impulse mehr auftreten, ist eine ausreichende Phasenangleichung vollzogen. Die Phase der PLL-Schwingung 2fT, die der Phasenlogik 8 zugeführt wird, ist entsprechend eingestellt.

[0021] Nach dieser Phasenangleichung des neuen Signals ist der diesem Signal zugeordnete Demodulator 12 oder 13 in der Lage, mit Hilfe des eigentlichen Signaltaktes fT eine korrekte Erzeugung des NRZ-Signals durchzuführen. Zum Zwecke der Demodulation muß entschieden werden, ob innerhalb des Demodulators 12 oder 13 das Eingangssignal um eine weitere halbe Taktperiode verschoben werden muß oder nicht. Diese 180°-Entscheidung erfolgt mit Hilfe einer Identifikationsschaltung. Damit ist sichergestellt, daß das NRZ-Signal der neuen Spur am Demodulatorausgang mit im Vergleich zum alten Signal phasengleichen Bittakt zur Verfügung steht. Dabei können aber die Bits der beiden Signale um eine ganze Zahl von Bittakten gegeneinander verschoben sein.

[0022] Den Vollzug der 180^0-Entscheidung meldet der Demodulator 12,13 über den Umschalter S1.3 dem Zähler 14, der 20 Bit- takte zählt. Nach Ablauf dieser 20 Bittakte wird die Bitlogik 15 gestartet. Die Bitlogik 15 vergleicht die Signale an den letzten acht Stufen des 20-Bit-Schieberegisters 16 mit dem NRZ-Signal der alten Spur, das zur Zeit noch über den Umschalter S3 auf den Ausgang der Demodulatorschaltung durchgeschaltet ist. Die Verzögerung um 20 Bittakte ist notwendig, damit bei Beginn der Bitangleichung das Schieberegister 16 bis zur letzten Stufe mit dem richtig demodulierten NRZ-Signal gefüllt ist. Nach Ablauf von z.B. weiteren 16 Bitperioden liefert die Bitlogik 15 eine 3-Bit-Binärzahl, die angibt, an welchem Abgriff des 20-Bit-Schieberegisters 16 Signalübereinstimmung mit dem durchgeschalteten NRZ-Signal der alten Spur besteht. Dieser Abgriff wird dann über die Auswahlschaltung 17 auf den zweiten Eingang des Umschalters S3 gegeben. Dann kann der Schalter S3 zwischen zwei Bitperioden vom alten NRZ-Signal auf das neue NRZ-Signal umschalten, ohne daß dadurch eine Störung des nachfolgenden Kanaldecoders entsteht, Spätestens zu diesem Zeitpunkt muß auch der Schalter S2.1 auf das Signal der neuen Spur geschaltet werden, damit die PLL nun vom Signal der neuen Spur phasensynchronisiert wird.

[0023] Gleichzeitig wird der Eingang des 32-Bit-Schieberegisters 18 über den Schalter S2.2 auf das neue NRZ-Signal geschaltet. Jeder Abgriff des Schieberegisters 18 kann über eine Auswahlschaltung 19 auf den ersten Eingang des Schalters S3 gegeben werden. Die fünf Dateneingänge der Auswahlschaltung 19 sind an die fünf Ausgänge eines 5-Bit-Vor/Rückzählers 20 angeschlossen. Der Zähler 20 kann von der Bitlogik 15 auf einen der acht Ausgangswerte 12-19 eingestellt werden. Mit dem Steuersignal für den Schalter S3 wird der Vor/Rück-Zähler auf die Zahl eingestellt, die dem zur Zeit verwendeten Abgriff des 20-Bit-Schieberegisters 16 entspricht. Damit wird die Auswahlschaltung des 32-Bit-Schieberegisters auf den gleichwertigen Abgriff des 32-Bit-Schieberegisters eingestellt. Frühestens 20 Taktperioden nach dem Schalten des Schalters S2.2 auf das neue Signal kann der Schalter S3 wieder auf den Ausgang der Auswahlschaltung 19 geschaltet werden. Diese Umschaltung sollte jedoch frühestens dann erfolgen, wenn von der alten Spur kein Signal mehr abgetastet wird, so daß gleichzeitig die Schalter S1.1, S1.2 und 51.3 auf den zu dieser Zeit signalfreien Kopf K geschaltet werden können. Das Zurückschalten des Schalters S3 auf den Ausgang der Auswahlschaltung 19 wird ebenfalls zwischen 2 Bitperioden durchgeführt, so daß der nachfolgende Kanaldecoder dadurch nicht gestört wird.

[0024] Figur 6 zeigt den zeitlichen Zusammenhang zwischen den Signalen der Köpfe K1, K2 und den Steuerspannungen für die verschiedenen Umschalter S. Der Wert null der Steuerspannungen entspricht der in Figur 5 gezeichneten Schalterstellung.

[0025] Die Schaltung nach Figur 5 enthält einen weiteren 5-Bit-Zähler 21. Die Aufgabe dieses Zählers besteht darin, zu zählen, wieviel Taktimpulse von der PLL-Schaltung 9 zwischen zwei Kopfwechseln im Mittel geliefert werden. Wenn z.B. der Betrag des Uberlappungsfehlers immer C 16 Bit ist, dann interessieren nur die fünf LSB's des Zählergebnisses, so daß für die Zählung ein 5-Bit-Zähler ausreicht, obwohl z.B. bei einer Bitrate von 2Mbits/s zwischen zwei Kopfwechseln 40.000 Bittakte liegen. Dieses wäre die Sollzahl der Takte und ein Zeichen dafür, daß kein Uberlappungsfehler vorliegt. Für die über die Kopfwechsel gemittelte Zählung muß die Zähldauer verdoppelt und die dem 5-Bit-Zähler 21 zugeführte Frequenz durch 2 geteilt werden.

[0026] Wenn die Sollzahl von Taktimpulsen vorhanden ist, wird die Auswahlschaltung auf die Mitte des 32-Bit-Schieberegisters eingestellt. Da 40.000 durch 32 ohne Rest teilbar ist, muß der 5-Bit-Zähler mit der Vorderflanke jedes zweiten 50-Hz-Impulses auf den Wert 16 (binär: 10.000) eingestellt werden. Mit derselben Impulsflanke wird das Ergebnis der vorhergehenden Zählung in fünf D-Flip-Flops 22 übernommen. Dieses Zählergebnis ist ein Maß für den gerade vorhandenen mittleren Überlappungsfehler. Ist das Zählergebnis 16, ist kein Überlappungsfehler vorhanden. Im Fall gemäß Figur 2b wird das Ergebnis <16 sein. Im Fall gemäß Figur 2c wird es > 16 sein.

[0027] Die in den fünf D-Flip-Flops 22 gespeicherte Zahl gibt die Grundverschiebung an, die mit dem 32-Bit-Schieberegister 18 einzustellen ist, damit beim nächsten Kopfwechsel das neue Signal möglichst von der Mitte des Auswahlbereiches der Bitlogik 15 abgenommen werden kann. Auf diese Weise ist es ausreichend, wenn für die Bitlogik 15 ein Auswahlbereich von z.B. 8 Bits vorgesehen ist, während die Überlappungsfehler hier maximal + 20 Bits betragen dürfen.

[0028] Die Einstellung der Grundverschiebung gemäß Figur 5 eignet sich für eine Wiedergabeschaltung gemäß Figur 4, bei der die Anzahl der Bittakte je Kopfradumdrehung von der Aufnahme her bekannt ist und bei der Wiedergabe eine Verkopplung zwischen dem aus einem Quarzoszillator gelieferten Soll-Bittakt und der Kopfradumdrehung vorhanden ist.

[0029] Figur 5.1 zeigt ein anderes Prinzip für die Einstellung der Grundverschiebung, bei dem eine Verkopplung zwischen PCM-Takt und Kopfradumdrehung bei der Aufzeichnung nicht erforderlich ist. Die Grundverschiebung ist hier in einem weiteren Vor/Rück-Zähler 22.1 abgespeichert. Die Verschiebelogik 21.2 überprüft die von der Bitlogik gelieferte Binärzahl. Über- oder unterschreitet der Wert dieser Binärzahl einen vorgegebenen mittleren Zahlenbereich, dann bewirkt die Verschiebelogik, daß der Stand des Vor/Rück-Zählers 22.1 um eine Einheit vermindert oder erhöht wird. Da sprunghafte Änderungen der Grundverschiebung nicht vorkommen, sorgt diese Schaltung ständig dafür, daß der Auswahlbereich der Bitlogik nicht überschritten wird. Damit sich der Vor/Rück-Zähler 22.1 nach dem Einschalten auf den richtigen Bereich der Grundverschiebung einstellt, kann folgendes Verfahren angewendet werden:

Solange der Bereich noch nicht erreicht ist, findet die Bitlogik keine Signalübereinstimmung zwischen den Signalen im Überlappungsbereich. Dies wird durch das Signal D angezeigt, das bewirkt, daß der Vor/Rück-Zähler jeweils in der gleichen Richtung um eins weiterzählt. Auf diese Weise muß der Auswahlbereich der Bitlogik spätestens nach 24 Kopfwechseln erreicht sein.

[0030] Nachdem der Schalter S3 wieder auf den Ausgang der Auswahlschaltung 19 geschaltet ist, kann die Ausgleichslogik in Aktion treten. Deren Aufgabe ist es, die an der Sollzahl fehlenden Bittakte zu ergänzen oder überzählige Bittakte zu entfernen. Gleichzeitig wird damit die für den nächsten Kopfwechsel erforderliche Grundverschiebung hergestellt. Außerdem wird das Überlaufen der für den Ausgleich der stets mit gleichen Vorzeichen auftretenden Überlappungsfehler verwendeten Schieberegister verhindert.

[0031] Figur 8 zeigt die Wirkungsweise der Ausgleichslogik anhand von Diagrammen. In Figur 8a ist die aus der PLL-Schaltung gewonnene Taktspannung fT' dargestellt, mit der die Bits durch die Schieberegister geschoben werden. Figur 8b und c zeigen numerierte Bits, die an zwei benachbarten Abgriffen des 32-Bit-Schieberegisters stehen.

[0032] Figur 8d und e zeigen den Fall, bei dem infolge des Überlappungsfehlers bei einfacher Spurumschaltung Bits verlorengehen würden, gemäß Figur 2b. Die Umschaltung wurde hier jedoch, wie beschrieben, ohne Bitverlust vollzogen. Das Ersetzen der fehlenden Bits kann dann irgendwann vor dem nächsten Kopfwechsel auf folgende Weise erfolgen: Es sei angenommen, daß am Ausgang der Auswahlschaltung 19 das Signal gemäß Figur 8c vom Abgriff n+1 des Schieberegisters 18 steht.

[0033] Der Komparator 23, der den Stand des Vor/Rück-Zählers A mit dem Inhalt des Speichers 22, 22.1 B vergleicht, stellt fest, daß B > B ist. Das beruht darauf, daß zu wenig Bits zwischen zwei Kopfumschaltungen übertragen werden. Das Signal A > B ₌ 1 bewirkt, daß der Vor/Rück-Zähler 20 auf Rückwärtszählen eingestellt und ein Impuls in der Mitte von zwei Impulsen fT' erzeugt wird. Dieser Impuls wird gemäß Figur 8e dem Signal fT zugesetzt. Gleichzeitig wird er auf den Zähleingang des Vor/Rück-Zählers 20 gegeben. Mit der Vorderflanke des Impulses wird der Ausgang der Auswahlschaltung auf den nächst tieferen Abgriff n des Schieberegisters 18 geschaltet. Figur 8d zeigt das Signal am Ausgang der Auswahlschaltung. Es ist ersichtlich, daß - bis auf die Verdoppelung der Bitrate - das NRZ-Signal und der zugehörige Takt korrekt bleiben. Es kann dafür gesorgt werden, daß diese Ausgleichsvorgänge dort erfolgen, wo keine Datenbits in Speicher eingelesen werden müssen, z.B. während der Übertragung des Bitmusters für die Blocksynchronisierung. Dadurch läßt sich vermeiden, daß die Speicher des Kanaldecoders für die erhöhte Bitrate ausgelegt werden müssen. Für die Zählschaltungen des Kanaldecoders bringt die zeitweise verdoppelte Taktfrequenz keine Nachteile. Man kann z.B. einen Ausgleichsvorgang für ein Bit dann ausführen, wenn die Fehlererkennungsschaltung einen fehlerfreien Block meldet. Zur Verarbeitung eines derartigen Blocks sind die wenigsten Takte erforderlich.

[0034] Figur 8f und g zeigen, in welcher Weise die einzelnen Bit-Ausgleichsvorgänge erfolgen müssen, wenn zwischen zwei Kopfwechseln zu viele Bittakte (B> A) übertragen werden, wie dies in Figur 2c dargestellt ist. Der Komparator 23 gibt dann das Signal A > B=0 ab. Der Vor/Rück-Zähler 20 ist damit auf Vorwärtszählen eingestellt. Sobalb von der Ausgleichslogik 24 ein Impuls fT auf den Zähleingang des Zählers 20 gegeben wird, schaltet die Auswahlschaltung vom Abgriff n auf den Abgriff n+1 des Schieberegisters 18. Im Taktsignal fT' wird der betreffende Impuls ausgetastet. Das Ergebnis daraus zeigt Figur 8f,g. Auch dieser Ausgleichsvorgang dürfte in einem digital arbeitenden Kanaldecoder keine Störung verursachen.

[0035] Wie aus der Beschreibung von Figur 5 zu entnehmen ist, ist für die störungsfreie Umschaltung des Signals der beiden Köpfe im Überlappungsbereich eine Phasenangleichung der Signale erforderlich. Dort ist ein Schaltungsprinzip beschrie- b_en, wie es gleichermaßen für ein Biphase-Signal als auch für ein DM-Signal anwendbar ist. Figur 13 zeigt eine Phasenangleichschaltung, wie sie insbesondere für die Verarbeitung eines Biphase-Level-Signals BL vorteilhaft ist. Figur 14 zeigt einige Spannungsverläufe innerhalb dieser Schaltung.

[0036] In dieser Schaltung wird die Phasenlogik durch sowieso für die Demodulatorschaltung erforderliche Schaltungsteile ersetzt. Als Kriterium für die richtige Phaseneinstellung dient die fehlerfreie Arbeitsweise der Demodulatorschaltung über einen vorgegebenen Zeitraum. Wenn dieser Zeitraum auf > 20 Bitperioden festgelegt wird, kann der Zähler 14 gemäß Figur 5 entfallen. Nach Ablauf der> 20 fehlerfreien Bitperioden steht nämlich nicht nur fest, daß die Phasenangleichung genügend genau ist, sondern auch, daß das Schieberegister der Bitvergleichsschaltung 16 in Figur 5 mit dem korrekt demodulierten Signal geladen ist. Phasenangleichung, Einstellung der Demodulatorschaltung und Startverzögerung für die Bitlogik arbeiten also nicht nacheinander, sondern gleichzeitig. Durch die Zeitersparnis können bei Signalstörungen im Überlappungsbereich mehr Versuche zwecks Erzielung einer fehlerfreien Signalumschaltung durchgeführt werden. Dadurch wird die Wahrscheinlichkeit für fehlerhafte Umschaltungen herabgesetzt.

[0037] Die eigentliche Phasenangleichung der Bittakte der jeweils neuen Spur an die ohne Phasensprung durchgehende Taktschwingung der PLL erfolgt hier wie bei Figur 5 durch Auswahl bestimmter Verzögerungsstufen für die von den Köpfen kommenden Biphase-Signale. Dafür dienen auch hier die Schaltungsteile 2,4,6 bzw. 3,5,7. Später wird noch gezeigt, daß die Phasenangleichung zwischen Bittakt und durchschwingenden PLL-Takt auch durch Phasenverschiebung der Taktschwingung herbeigeführt werden kann.

[0038] Die im folgenden beschriebene Demodulatorschaltung, die gleichzeitig den Phasenangleichsvorgang steuert, ist für beide Arten der Phasenangleichung geeignet.

[0039] Die in Figur 13 gezeigten Stellungen der Schalter 53,54,55 entsprechen dem Beginn der Überlappungszeit beim Kopfwechsel von Kopf 1 auf Kopf 2. Das am Ausgang der Auswahlschaltung anliegende Signal BLO der neuen Spur von Kopf K2 wird einem Dateneingang eines ersten 2-Bit-Schieberegisters SR2 zugeführt. Das Einlesen erfolgt mit der mit Hilfe einer PLL-Schaltung aus dem Signal der alten Spur gewonnenen doppelten Taktfrequenz 2fT. Das Schieberegister SR2 liefert das Biphase-Signal mit zwei verschiedenen zeitlichen Lagen, die sich um eine halbe Bitperiode unterscheiden. Jeweils eins dieser Signale wird über einen Umschalter S2 dem eigentlichen Demodulator zugeführt, der aus einem EX-OR-Gatter E2 und einem Flip-Flop FF2 besteht. Am anderen Eingang des EX-OR-Gatters E2 liegt ein Takt T2 an. Das Flip-Flop FF2 wird durch die Taktfrequenz fT der alten Spur von Kopf K1 getaktet. Wie aus Figur 14 zu ersehen, sind fT und T2 um eine viertel Bitperiode gegeneinander verschoben. Dieser Demodulator liefert nur dann ein richtiges NRZ-Signal, wenn mit Hilfe des Zählers 7 und des Schalters S2 die richtige Phase gegenüber der Taktfrequenz fT der alten Spur eingestellt worden ist.

[0040] Für die Einstellung des Schalters S2 und des Zählers 7 sorgt hier eine Identifikationsschaltung. Ein Ausgang des Schieberegisters SR2 wird über einen Schalter S4 mit dem D-Eingang eines weiteren 2-Bit-Schieberegisters SR3 verbunden. Mit Hilfe dieses Schieberegisters SR3 werden drei Signale BL1, BL2, BL3 erzeugt, die sich jeweils in ihrer zeitlichen Lage um eine halbe Bitperiode unterscheiden. Das Signal BL1 führt auf einen Eingang eines EX-OR-Gatters 110, das Signal BL2 auf einen weiteren Eingang des EX-OR-Gatters 110 und einen Eingang eines EX-OR-Gatters 109, und das Signal BL3 auf einen weiteren Eingang des EX-OR-Gatters 109. Die Ausgangsspannungen der beiden EX-OR-Gatter 109,110 werden mit Hilfe von zwei NOR-Gattern 111,112 mit einer Impulsspannung Tl verglichen. Die Spannungsverläufe für den Fall einer korrekten Phaseneinstellung des Signals BLO sind in Figur 14 dargestellt. Die Ausgangssignale I1 und 12 der NOR-Gatter 111, 112 bilden die eigentliche Phasenidentifikation. Die Phase von BLO ist dann richtig, wenn eines der beiden Signale 11, 12 auf logisch "0" bleibt. Die Stellung des Schalters S2 hängt davon ab, welches der beiden Signale aus Impulsen besteht.

[0041] Um sicher zu gehen, daß das Auffinden der korrekten Phaseneinstellung nicht zufällig durch eine Störung vorgetäuscht wurde, muß über eine längere Zeit beobachtet werden, ob eines der beiden Signale auf logisch "0" bleibt. Dies geschieht mit einem Zähler Z3, der zählt, ob dieser Zustand über eine bestimmte Anzahl von Bitperioden bestehen bleibt. Diese Anzahl kann der Länge des Schieberegisters entsprechen, das in der Bitlogik verwendet wird. Damit wird die Wartezeit, die dort erforderlich ist, um zu Beginn des Bitangleichsvorgangs das dabei verwendete Schieberegister völlig mit dem korrekten NRZ-Signal zu füllen, sinnvoll ausgenutzt.

[0042] Ein Phaseneinstellvorgang läuft nun folgendermaßen ab:

Zu Beginn der Überlappungszeit werden zwei D-Flip-Flops 113, 114, deren Takteingänge die Spannung I1 und 12, im folgenden I-Impulse genannt, zugeführt sind, durch einen Startimpuls S zurückgesetzt. Ein Ausgang Q1 des Flip-Flops 113 liegt sowohl an einem Eingang eines EX-OR-Gatters E3 als auch an je einem J-Eingang von Flip-Flops FF3 und FF4 an. Der zweite Eingang des EX-OR-Gatters E3 ist mit dem invertierenden Ausgang des Flip-Flops 114 verbunden. Der nichtinvertierende Ausgang Q2 des Flip-Flops 114 ist sowohl mit einem NAND-Gatter G2, als auch mit den K-Eingängen der Flip-Flops FF3 und FF4 verbunden. Der Ausgang des NAND-Gatters G2 führt sowohl auf einen Eingang eines NANG-Gatters G1 als auch über einen Schalter S3 auf den Takt-Eingang des Zählers 7 bzw. bei anderer Schalterstellung des Schalters S3 auf den Takt-Eingang des Zählers 6. Der Ausgang des EX-OR-Gatters E3 führt auf den Reset-Eingang eines Zählers Z3. Die Ausgänge der Gatter G2 und E3 sind zunächst logisch "1". Der Zähler Z3 wird im rückgesetzten Zustand gehalten.

[0043] Beim ersten Impuls I1 bzw. 12, der auftritt, wird der Q-Ausgang des entsprechenden D-Flip-Flops 113 bzw. 114 logisch "1". Der Zähler Z3 wird zum Zählen freigegeben. Sobald innerhalb der Zählzeit des Zählers Z3 auch am Takteingang des anderen D-Flip-Flops ein I-Impuls auftritt, wird der Zähler Z3 über das EX-OR-Gatter E3 wieder zurückgesetzt. Das NAND-Gatter G2 liefert eine abfallende Impulsflanke P an dem Zähler 7. Damit wird die Auswahlschaltung auf den nächsten Abgriff der Verzögerungskette 3 geschaltet. Wenn auch bei diesem Abgriff an den Eingängen der D-Flip-Flops 113, 114 I-Impulse auftreten, wiederholt sich der Vorgang. Das geht solange, bis während der Zählzeit vom Zähler Z3 nur an einem der D-Flip-Flops 113,114 I-Impulse auftreten. Der Zähler Z3 liefert dann eine ansteigende Impulsflanke, die zunächst dafür sorgt, daß keine weiteren I-Impulse entstehen können. Dazu ist der Ausgang des Zählers Z3 über ein OR-Gatter 115 mit je einem Eingang der OR-Gatter 111, 112 verbunden. Außerdem kann zu diesem Zeitpunkt die Bitlogik entsprechend Figur 5 gestartet werden. Die Stellung der beiden D-Flip-Flops 113,114 wurde bereits zu Beginn eines jeden-Zählzyklus vom Zähler Z3 auf eines der Flip-Flops FF3 bzw. FF4 übertragen. Für die Auswertung der Signale von Kopf 2 wird der Einlesetakt über den Schalter S5 dem Flip-Flop FF4 zugeführt. Damit ist über den Schalter S2 der richtige Abgriff vom Schieberegister SR2 ausgewählt, so daß während der gesamten Zählzeit am Ausgang des Flip-Flops FF2 das richtige NRZ-Signal anliegt. Die Einstellung des Zählers 7 und des Schalters S2 bleibt mindestens bis zum Abschluß des Umschaltvorgangs beim nächsten Kopfwechsel erhalten. Der Umschaltvorgang von Kopf 2 auf Kopf 1 läuft in völlig entsprechender Weise ab.

[0044] Figur 9 zeigt ein Ausführungsbeispiel gemäß einer Weiterbildung der Erfindung gemäß den Ansprüchen 3,18-22. Die Phasenangleichung der Bittakte erfolgt hier in der Weise, daß zu Beginn jeder neuen Spur die Phase der Taktschwingung am Ausgang eines Frequenzteilers so eingestellt wird, daß sie für die einwandfreie Demodulation des PCM-Signals (Biphase-Signal) der neuen Spur geeignet ist.

[0045] Die Taktschwingungen werden hier in ihrer Phase den von den Köpfen K1,K2 kommenden Signalen angepaßt. Die Ausgangssignale der den Köpfen K1,K2 zugeordneten Demodulationsschaltungen (NRZ1 und NRZ2) besitzen hier allerdings nicht mehr die gleiche Taktphase. Diese Phasenverschiebung kann jedoch leicht beim Einlesen der beiden NRZ-Signale in die Schieberegister der Bit-Vergleichsschaltung mit der Taktschwingung fT', die ohne Phasensprünge über die Kopfwechsel hinweg durchschwingt, beseitigt werden.

[0046] In Figur 9 kommt ein Biphase-Signal mit der Bitrate fT abwechselnd von den beiden Köpfen K1,K2 eines Videorecorders.

[0047] Die beiden Signale werden direkt dem Eingang je einer Demodulationsschaltung 30,31 zugeführt. In den Demodulationsschaltungen 30,31 erfolgt gleichzeitig die Phasenprüfung bei Beginn jeder neuen Spur. Über den Schalter Schl kann jeweils einer der beiden Signaleingänge mit dem ersten Eingang einer Phasenvergleichsschaltung 40 verbunden werden. Die Phasenvergleichsschaltung 40 ist Bestandteil einer PLL-Schaltung, die außerdem folgende Teile enthält:

1. Einen VCO-Oszillator 32, der auf einer Frequenz von f0= 4.fT schwingt.

2. Zwei Schaltungen 33,34 zur Erzeugung von Phasensprüngen Δϕ = 1/8 fT-Periode. Diese Schaltungen werden anhand der Figuren 10,11 erläutert.

3. Zwei weitere Frequenzteiler 35,36 mit dem Teilerverhältnis 1:2.

4. Einen Umschalter Sch2, der die Ausgangssignale der Frequenzteiler 35,36 mit der Frequenz 2fT wahlweise dem zweiten Eingang der Phasenvergleichsstufe 40 zuführt. Die Phase der jeweils durchgeschalteten Schwingung 2.fT wird durch die PLL-Schaltung in eine definierte Lage zum jeweiligen Biphase-Eingangssignal geregelt.

[0048] Die beiden Schwingungen 2fT werden auf zwei weitere Frequenzteiler 37,38 mit dem Teilerverhältnis 1:2 gegeben. Die Frequenzteiler 37,38 liefern die Taktfrequenzen fT1 für den Demodulator 30 und fT2 für den Demodulator 31.

[0049] Außerhalb der Überlappungszeit wird das jeweils ankommende Biphase-Signal und das für den betreffenden Demodulator wirksame Signal 2fT auf die Phasenvergleichsstufe 40 gegeben. Das aus 2fT erzeugte Signal fT ist in der Phase so eingestellt, daß der Demodulator das korrekte NRZ-Signal erzeugt. Zu Beginn jeder neuen Spur werden mit dem anderen Demodulator zwecks Phasenprüfung Demodulationsversuche durchgeführt.

[0050] Bei jedem erfolglosen Demodulationsversuch wird von der Demodulatorschaltung 30,31 ein Impuls P abgegeben, der die Phase von FT1,FT2 um 1/8 Periode weiterschiebt. Sobald die richtige Phaseneinstellung gefunden ist, wird über Schalter Sch3 die Bit-Vergleichsschaltung 39 gestartet (B-Start).

[0051] Bei erfolgreichem Bit-Vergleich kann sofort die gesamte Umschaltung auf das Signal der neuen Spur erfolgen.

[0052] Wird keine Bit-Übereinstimmung gefunden, so bestehen folgende Möglichkeiten:

a) Die Bit-Vergleichsschaltung startet über Schalter Sch4 erneut den Phasenangleichvorgang, da zu vermuten ist, daß die Phaseneinstellung nicht optimal ist.

b) Die Bit-Vergleichsschaltung startet sich selbst immer wieder, bis die Bitmuster-Übereinstimmung gefunden ist. Während der gesamten Zeit bleibt jedoch die Phasenvergleichsschaltung aktiv, so daß bis zum Abschluß des Bitvergleichs jederzeit auch ein neuer Phasenangleichvorgang gestartet werden kann.

[0053] In Figur 9 ist Fall b dargestellt. Das Start/Stop-Signal startet mit seiner Vorderflanke, die z.B. von einem von der Servoschaltung gelieferten Kopfeingriffsignal (25 Hz) abgeleitet ist, den Phasenangleichvorgang. Die Rückflanke des Signals schließt den gesamten Signalangleichvorgang ab, sobald der Bitvergleich erfolgreich war oder die Überlappungszeit beendet ist. Auf diese Weise wird mit außerordentlich hoher Sicherheit innerhalb der Überlappungszeit von z.B. 1 ms die bitrichtige Kopfumschaltung erzielt. Sollte z.B. infolge eines langen Dropouts diese Umschaltung nicht möglich sein, wird durch das von der Servoschaltung gelieferte 25 Hz-Signal kurz vor Ende der Uberlappungszeit eine Zwangsumschaltung auf das Signal der neuen Spur vorgenommen und gleichzeitig die Rückflanke des Start/Stop-Impulses ausgelöst, so daß auch der Signalangleichvorgang abgeschlossen wird.

[0054] Bei der bitrichtigen Kopfumschaltung sind die beiden neuen Eingangssignale für die Phasenvergleichsstufe 40 bereits in die richtige Phasenlage zueinander gebracht. Deshalb wirkt sich diese Umschaltung weder auf den Oszillator 32 noch auf die daran angeschlossenen Teiler 35-38 und 41 aus.

[0055] Aus der Frequenz 4.fT des Oszillators 32 werden drei Taktspannungen der Frequenz fT erzeugt. Zwei dieser Taktspannungen (fT1 und fT2) werden jeweils der Signalphase des von den Köpfen Kl, K2 kommenden Biphase-Signals angepaßt. Die dritte Taktspannung fT' schwingt ohne Phasensprünge durch. Sie dient dazu, die beiden NRZ-Signale mit gleichem Bittakt in die Schieberegister der Bit-Vergleichsschaltung einzulesen. Dabei wird in erwünschter Weise die Phasenverschiebung zwischen den beiden NRZ-Signalen auf ein ganzzahliges Vielfaches der Bitdauer eingestellt. Für den Bit- Vergleich bestehen dann die gleichen Verhältnisse wie bei Anwendung der Schaltungen gemäß Figur 5 und 13.

[0056] Figur 10 zeigt eine Schaltung zur Erzeugung einer Phasenänderung Δϕ = 1/8 fT-Periode in den Taktsignalen fTl und fT2. Die Funktionsweise der Schaltung geht aus den Signalverläufen gemäß Figur 11 hervor.

[0057] Das Signal P, dessen Erzeugung z.B. aus Figur 13 hervorgeht, zeigt an, daß eine neue Phasenstufe einzustellen ist. Bei jeder abfallenden Flanke des Signals P wird der Ausgang des Flip-Flops FF1 auf 1 gesetzt (Ql = 1). Dadurch wird der Ausgang Q2 des Flip-Flop FF2 durch die nächste abfallende Flanke von 4.fT umgeschaltet. Durch diese Umschaltvorgänge entsteht am Ausgang des EX-OR-Gatters G1 der Signalverlauf fZ. Der Schwingungszug 4.fT wird jedesmal umgepolt. Durch die Laufzeit des Flip-Flop FF2 entsteht bei jedem Umpolvorgang eine zusätzliche Halbwelle. Die Schaltung erfüllt auch dann ihren Zweck, wenn die Entstehung einer zusätzlichen Halbwelle durch einen Laufzeitausgleich verhindert wird. Das würde lediglich eine Umkehrung des Vorzeichens der Phasensprünge bedeuten. Bei jedem Pegelübergang an den Ausgängen des Flip-Flop FF2 erzeugt das Gatter G2 einen Rückstellimpuls für das Flip-Flop FF1, so daß die Schaltung wieder im empfangsbereiten Zustand für den nächsten P-Impuls ist.

[0058] Jeder P-Impuls verschiebt also die Schwingung fT1 um genau 1/8 ihrer Periodendauer. Aus den beiden letzten Zeilen von Figur 11 geht hervor, wie sich die Phase von fT1 gegenüber fT' nach zwei P-Impulsen verschoben hat.

[0059] Je nach Lage der Taktsignale fT1 bzw. fT2 kann jedes der beiden NRZ-Signale acht verschiedene Phasenlagen gegenüber dem Taktsignal fT' einnehmen, das ohne Phasensprünge durch schwingt.

[0060] Figur 12 zeigt, wie die beiden NRZ-Signale in Bezug auf die Bitperiode gleichphasig gemacht werden. Dies geschieht beim Einlesen der Signale in die Schieberegister der Bit-Vergleichsschaltung mit dem gemeinsamen Taktsignal fT'. Da die Pegelübergänge von fT', fT1 und fT2 aus der gemeinsamen Ausgangsschwingung 4fT erzeugt sind, ist das eindeutige Einlesen der NRZ-Signale mit dem gemeinsamen Takt fT' in jedem Fall sichergestellt. Die beiden unteren Zeilen in Figur 12 zeigen die mit der gemeinsamen Taktspannung fT' in zwei D-Flip-Flops eingelesenen Signale NRZ1' und NRZ2'.

[0061] Die beiden Signale sind hier gleichzeitig in bitmäßige Übereinstimmung gebracht worden.

[0062] Je nach Größe des Überlappungsfehlers können diese Signale jedoch auch um mehrere Bitperioden gegeneinander verschoben sein. Diese Verschiebung zu ermitteln und auszugleichen, ist die Aufgabe der Bit-Vergleichsschaltung.

[0063] Die erfindungsgemäße Phasen- und Bittaktangleichung bei mit mehreren Köpfen abgetasteten PCM-Signalen ist nicht auf die Aufzeichnung eines Signals mit unterbrochenen Spuren beschränkt, sondern auch bei einer Parallelspuraufzeichnung anwendbar.

[0064] Das beschriebene Verfahren ermöglicht eine PCM-Ton-Aufzeichnung allein oder neben einer Videoaufzeichnung. Im letzteren Falle sind die Bitrate und die PCM-Aufzeichnungsamplitude so zu wählen, daß das Spektrum des PCM-Leitungscodes keine Störungen der FM-Videoaufzeichnung verursacht. Im Gegensatz zu einem bekannten Vorschlag (IEEE Transactions and Consumer Electronics, VOL. CE-28, Nr. 3, August 82, Seite 241-249) ist hierbei keine Änderung der VideoAufzeichnungsnorm erforderlich.

[0065] Wenn das PCM-Signal ein Tonsignal ist, das zusammen mit einem Videosignal aufgezeichnet ist, wobei der PCM-Takt mit der Zeilenfrequenz des Videosignals verkoppelt war, dann hat das Ausführungsbeispiel gemäß den Figuren 9-12 den Vorteil, daß die Phasenlage des demodulierten PCM-Signals NRZ1, NRZ2 gegenüber dem Videosignal unverändert bleibt. Bittakt und gegebenenfalls auch Block-Synchronsignal können ohne vorherige Phasenkorrektur für die Videosignalverarbeitung verwendet werden. Die Phasenlage zwischen dem PCM-Takt und dem Videosignal ist dann auch nicht von den Toleranzen verschiedener Laufzeitglieder abhängig.

Ansprüche

1. Wiedergabeeinrichtung für ein mit mehreren Köpfen in zeitlich aufeinanderfolgenden, einander überlappenden Spuren auf einem Träger aufgezeichnetes Digitalsignal, gekennzeichnet durch eine Phasenangleichung der Bit-Takte des Digitalsignals im Überlappungsbereich, eine Angleichung der Bitmuster im Überlappungsbereich derart, daß eine fehlerfreie Umschaltung zwischen den Spuren erfolgt, und durch eine Erhöhung oder Verringerung der Anzahl der Bittakte zwischen zwei Kopfwechseln zum Ausgleich von Überlappungsfehlern.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Phasenangleichung der Bittakte das Digitalsignal über einstellbare Verzögerungsglieder (2,3) geführt wird (Fig. 5, Fig. 13).

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Phasenangleichung der Bittakte die Phase einer aus dem Digitalsignal regenerierten Taktschwingung (fTl, fT2) gegenüber einer weiteren regenerierten Taktschwingung (fT'),die ohne Phasensprünge über die Kopfwechsel hinweg durchschwingt, verschiebbar ist (Fig. 9).

4. Einrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Phasenangleichung stufenweise erfolgt.

5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß Stufengröße T/8 beträgt, wobei T die Dauer einer Bitperiode des Digitalssignals ist.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß für die Durchführung der Phasenangleichung vier Einstellstufen im Abstand T/8 und eine zusätzliche Einstellmöglichkeit für die Verschiebung um T/2 vorgesehen sind.

7. Einrichtung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Phasenangleichung der Bittakte gleichbedeutend ist mit der zwecks fehlerfreier Demodulation des Digitalsignals erforderlichen Phaseneinstellung zwischen dem in einem Leitungscode (Biphase, DM) ankommenden Digitalsignal und einer örtlich erzeugten Taktschwingung.

8. Einrichtung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Kriterium für die korrekte Phaseneinstellung die fehlerfreie Arbeitsweise der Demodulatorschaltung über eine vorgegebene Anzahl von Bittakten oder Pegelübergängen der Datensignale dient

9. Einrichtung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß nach Feststellung der korrekten Phasenangleichung ein Startsignal für dE Angleichung der Bitmuster (B-Start) abgegeben wird.

10. Einrichtung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Angleichung der Bitmuster die demodulierten Signale (NRZ1, NRZ2) mit einer gemeinsamen Taktschwingung (fT') eingelesen werden.

11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß durch Vergleich der Signale an den Abgriffen des Schieberegisters (16) für die neue Spur mit dem ausgewerteten Signal der alten Spur der für die Umschaltung auf die neue Spur zu verwendendeAbgriff ausgewählt wird.

12. Einrichtung nach einem oder mehreren Ansprüche 9-11, dadurch gekennzeichnet, daß mit dem Startsignal für die Angleichung der Bitmuster die Phasenangleichung beendet wird und,sofern keine Bitmusterübereinstimmung gefunden wird, die Phasenangleichung neu gestartet wird.

13. Einrichtung nach einem oder mehreren der Ansprüche 9-11, dadurch gekennzeichnet, daß die Schaltung für die Phasenangleichung bis zum Abschluß der Angleichung der Bitmuster aktiv bleibt.

14. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mit einer Schaltung (21,21.1) der jeweilige Überlappungsfehler ermittelt wird und in einem Speicher (22,22.1) die Adresse für den Schieberegisterabgriff abgelegt ist, der einzustellen ist, damit beim nächsten Kopfwechsel das Signal der neuen Spur von einem eingeschränkten Abgriffsbereich des ihm zugeordneten Schieberegisters (16) abgenommen wird.

15. Einrichtung nach Anspruch 14, dadurch gekennzeichnet, daß zwischen zwei Kofwechseln das ausgewertete Signal schrittweise auf den Schieberegisterabgriff eingestellt wird, der der im Speicher (22,22.1) abgelegten Adresse entspricht.

16. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jeder Einstellschritt aus dem Übergang auf einen benachbarten Schieberegisterabgriff besteht, wobei gleichzeitig eine einmalige Verdoppelung oder Halbierung der Bitrate des NRZ-Signals und der Taktfrequenz (fT) erfolgt (Fig. 8).

17. Einrichtung nach Anspruch 16, dadurch gekennzeichnet, daß in einem Datenblock des NRZ-Signals nicht mehr als ein Einstellschritt vorgenommen wird.

18. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß ein VCO-Oszillator in einer PLL-Schaltung zur Regenerierung des PCM-Taktes auf einem ganzzahligen Vielfachen der Bitrate schwingt.

19. Einrichtung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Frequenzteiler, über den die Schwingung des VCO-Oszillators auf die Phasenvergleichsstufe der PLL-Schaltung zurückgeführt wird, doppelt vorhanden ist.

20. Einrichtung nach Anspruch 19, dadurch gekennzeichnet, daß der erste Frequenzteiler die Schwingung für die Phasenvergleichsstufe der PLL-Schaltung und den Takt für die Demodulation des in einem Leitungsdecoder von einem der Köpfe kommenden PCM-Signals liefert.

21. Einrichtung nach Anspruch 19, dadurch gekennzeichnet, daß bei Beginn einer neuen Spur innerhalb der Überlappungszeit beider Spuren die Phase der Ausgangsspannung des zweiten Frequenzteilers durch Beeinflussung seiner Zählweise solange geändert wird, bis die korrekte Demodulation des Digitalsignals der neuen Spur mit der Ausgangsspannung dieses Frequenzteilers ermöglicht ist.

22. Einrichtung nach Anspruch 21, dadurch gekennzeichnet, daß nach der genannten Phasenänderung die gleichzeitige Umschaltung beider Eingänge der Phasenvergleichsstufe auf das Signal der neuen Spur und den für dieses Signal phaseneingestellten Ausgang des Frequenzteilers erfolgt.

Zeichnung