Intégrateur analogique non récursif

Abstract

 La présente invention concerne un intégrateur analogique non récursif réalisant l'intégration d'un signal analogique échantillonné V_n,m sur M séquences.
Cet intégrateur comporte un démultiplexeur d'entrée (A) série parallèle pour envoyer successivement sur N capacités de stockage (C¹, C², ...C^N), reliées en parallèle au démultiplexeur d'entrée, M fois le signal analogique échantillonné, chaque capacité de stockage réalisant pour les M séquences la sommation sous forme de charge (∑m Q_n,m) de l'échantillon de rang correspondant du signal analogique V_n,m. Il comporte, de plus, un multiplexeur (B) parallèle-série de sortie relié aux N moyens de stockage pour délivrer en sortie, à la fin de M séquences, un signal analogique


Cet intégrateur s'applique notamment à la détection des raies d'un spectre récurrent en sortie d'un analyseur à onde acoustique de surface.

Description

[0001] La présente invention concerne un intégrateur analogique non récursif, notamment un intégrateur utilisant le transfert de charge pour réaliser l'intégration d'un signal analogique échantillonné sur M séquences.

[0002] Les intégrateurs sont en général utilisés dans le traitement de signaux analogiques pouvant être définis comme une séquence répétitive et à variation lente soit pour diminuer l'énergie du signal émis soit pour extraire du bruit le signal reçu. En effet, l'intégration de ces séquences répétitives permet d'améliorer le rapport signal/bruit d'un facteur √M si l'intégration porte sur M séquences. Ainsi des intégrateurs peuvent être utilisés, par exemple, pour la détection des raies d'un spectre recurrent en sortie d'un analyseur à onde accoustique de surface.

[0003] Les intégrateurs employés pour ce type de traitement peuvent être des intégrateurs numériques ou analogiques, récursifs ou non-récursifs.

[0004] Les intégrateurs numériques présentent l'inconvénient de nécessiter un temps de traitement très long. D'autre part, la fréquence d'échantillonnage analogique et la dynamique sont limitées par le convertisseur analogique-numérique d'entrée.

[0005] Il existe aussi différents types d'intégrateurs analogiques récursifs ou non-récursifs utilisant des dispositifs à transfert de charge.

[0006] Comme représenté schématiquement sur la figure 1, les intégrateurs analogiques récursifs sont en général constitués par un registre à décalage à transfert de charge 1 dont le signal de sortie S est reboucié sur le signal d'entrée E auquel il vient s'ajouter dans le sommateur Σ . Toutefois, du fait de la détérioration de l'intégration due à l'inéfficacité de transfert dans le registre à transfert de charge 1, le nombre de rebouclage est limité. D'autre part, la génération thermique de charges dans le registre 1 entraîne une saturation rapide dudit registre et est un facteur d'instabilité dans la boucle.

[0007] Comme représenté sur la figure 2, un intégrateur analogique non-récursif est constitué essentiellement par N registres à décalage à transfert de charge R₁, R₂,...R_N, à entrée série et sorties parallèles, chaque registre comportant M étages pour intégrer les M échantillons de rang n (n variant entre 1 et N) du signal d'entrée, les N registres R₁, R₂, ... R_N étant montés entre un registre d'adressage d'entrée RA et un registre d'adressage de sortie R_B adressant successivement, en commutant des portes analogiques G₁, ... G_N et G'₁, ... G'_N, les entrées ou les sorties des N registres à décalage R,, R₂, ... RN pour d'abord entrer dans les registres à décalage R₁, R₂, ... R_N M fois le signal d'entrée échantillonné E puis pour sortir un signal analogiques correspondant à la somme des signaux entrés. Toutefois, la génération thermique des registres à décalage du type à transfert de charge limite le temps d'intégration.

[0008] La présente invention a pour but de remédier à ces inconvénients en proposant un intégrateur analogique non récursif dans lequel la génération thermique au niveau des sites d'intégration est relativement faible, ce qui permet un temps d'intégration élevé.

[0009] La présente invention a, en conséquence, pour objet un intégrateur analogique non récursif réalisant l'intégration d'un signal analogique échantillonné V_n,m sur M séquences, caractérisé en ce qu'il comporte un démultiplexeur d'entrée série-parallèle pour envoyer successivement sur N capacités dont une électrode est à un potentiel flottant par rapport à un potentiel de référence, les capacités étant reliées en parallèle au démultiplexeur d'entrée, M fois le signal analogique échantillonné, chaque capacité réalisant pour les M séquences la sommation sous forme de charges de l'échantillon de rang correspondant au signal analogique V _n, _m et en ce qu'il comporte un multiplexeur parallèle-série de sortie relié aux N moyens de stockage pour délivrer en sortie, à la fin des M séquences, un signal analogique

=1, M V_n,m.

[0010] Selon un mode de réalisation préférentiel, le démultiplexeur d'entrée est constitué par un registre à décalage à transfert de charge ou registre CCD (pour charge coupled device en langue anglaise) à entrée série et sorties parallèles et le multiplexeur de sortie par un registre CCD à entrée parallèles et sortie série. L'utilisation de deux registres CCD comme démultiplexeur d'entrée et multiplexeur de sortie permet d'avoir une fréquence de fonctionnement élevée pour l'intégrateur. En effet, le transfert des charges à l'intérieur du registre de sortie vers l'étage de lecture est réalisé pendant au moins une partie du cycle d'intégration suivant. D'autre part, la fréquence de transfert dans le registre de sortie peut être relativement lente par rapport à la fréquence de transfert dans le registre d'entrée. En effet, la relation entre ces deux fréquences doit être

dans laquelle :

F_B est la fréquence de transfert du registre de sortie

F_A est la fréquence de transfert du registre d'entrée, et

M est le nombre de séquences.

[0011] D'autre part, la charge transférable par un registre à décalage de type CCD étant limitée ( ≃ 10 électrons), de préférence, les capacités de stockage ou sites d'intégration sont constitués chacun par deux capacités dont une électrode est à un potentiel flottant, interconnectées par une porte analogique, avec de plus entre les capacités et le registre à décalage de sortie un dispositif d'aiguillage permettant d'envoyer les charges soit vers le registre à décalage de sortie soit vers un moyen d'évacuation des charges.

[0012] Selon un autre mode de réalisation, le multiplexeur de sortie peut être constitué par des portes analogiques connectées respectivement entre chaque moyen de stockage et l'étage de lecture, lesdites portes étant commandées successivement par une impulsion envoyée par un registre d'adressage. Dans ce cas, toutefois, il est nécessaire de réaliser la lecture de tous les moyens de stockage avant de recommencer l'intégration suivante au niveau desdits moyens de stockage.

[0013] D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description de différents modes de réalisation d'intégrateurs analogiques non récursifs conformes à la présente invention, faite avec référence aux dessins ci-annexés dans lesquels :

- la figure 1, déjà décrite, est une vue schématique d'un intégrateur analogique récursif de l'art antérieur,

- la figure 2, déjà décrite, est une vue schématique d'un intégrateur analogique non récursif de l'art antérieur,

- la figure 3 est une vue schématique d'un intégrateur analogique non-récursif conforme à la présente invention,

- la figure 4 est une vue schématique d'un autre mode de réalisation d'un intégrateur analogique non-récursif conforme à la présente invention,

- la figure 5 est une vue en plan de dessus d'un mode de réalisation d'un intégrateur analogique non-récursif conforme à la présente invention,

- les figures 6a à 6e sont respectivement une vue en coupe schématique par VI - VI de figure 5 et des schémas représentant l'évolution des potentiels de surface en fonction du temps,

- les figures 7a et 7b sont des diagrammes des différentes tensions de commande appliquées sur l'intégrateur de la figure 5.

[0014] Dans les figures, les mêmes éléments portent les mêmes références. Toutefois, pour des raisons de clarté, les cotes et proportions des divers éléments n'ont pas été respectées.

[0015] Les figures 3 et 4 sont des schémas de principe de deux modes de réalisation d'un intégrateur analogique récursif conforme à la présente invention. Les intégrateurs décrits ci-après permettent de réaliser l'intégration sur M séquences, la résolution de chaque séquence se faisant sur N points pour une durée T_A donnant ainsi un signal analogique d'entrée échantillonné V _n, _m avec

m = rang de la séquence

n = rang de l'échantillon dans la séquence

[0016] 

[0017] L'intégrateur de la figure 3 comporte tout d'abord un étage 10 de conversion tension-charge présentant une capacité l/_Ce et transformant le signal analogique échantillonné V_{n, m} en une quantité de charge Q_{n, m}. L'étage 10 est suivi d'un registre à décalage à transfert de charge A qui reçoit les N quantités de charge correspondant aux N échantillons d'une séquence. Le registre A est constitué par une série de N étages de transfert e_l à e_N introduisant chacun un même retard τ_A qui est donné par la période du potentiel appliqué aux électrodes assurant le transfert de charge.

[0018] Le retard τ_A est choisi tel que :
Nτ_A = T_A = la durée d'une séquence d'entrée.

[0019] Après chaque durée T_A, on a en sortie de chaque étage de rang n (avec 1≤ n ≤ N) une quantité de charge Q_{n, m} correspondant à l'échantillon de rang n de la séquence d'entrée considérée. Sur la figure 3, on a représenté uniquement les sorties des N étages et symbolisé par des carrés référencés τ_A, le retard entre les différents étages.

[0020] Conformément à la présente invention, la sortie de chaque étage du registre à décalage A est connectée à des moyens de stockage des charges constitués par des capacités C¹, C², ... C^N à potentiel flottant, dont le fonctionnement sera décrit de manière plus détaillée ci-après. Chaque capacité C¹, C², ...C^N réalise pour l'ensemble des M séquences la sommation des charges en sortie de l'étage correspondant du registre A. De ce fait, à la fin des M séquences, c'est-à-dire après une durée MTA correspondant à un cycle d'intégration, chaque capacité Cⁿ de rang n (avec n variant de 1 à N) contient une quantité de charge Q_In =

Q_{n, m}.

[0021] Les capacités de stockage sont connectées à un étage de lecture unique par l'intermédiaire de portes analogiques P_1' P_2' ... P_N dont la fermeture est commandée par un registre d'adressage RDA qui envoie cycliquement à la fin d'un cycle d'intégration un niveau logique "1" sur chaque sortie, les autres sorties se trouvant à cet instant au niveau logique "O". Cela permet la lecture successive des quantités de charge Σ_m Q_{n, m} intégrées dans chaque capacité C¹, C², ... C^N et l'obtention en sortie d'un signal échantillonné Σ_m V_{n, m}. Un inconvénient de cet intégrateur réside dans le fait que le transfert des charges du registre A dans les capacités C¹, C², ... C^N ne peut être réalisé que lorsque l'ensemble des capacités C¹, C², ... C^N a été lu. En conséquence, le temps de lecture de l'ensemble des capacités doit être inférieur à T_A.

[0022] La figure 4 représente un mode de réalisation préférentiel de la présente invention. Dans ce mode de réalisation, le démultiplexeur d'entrée est identique à celui de l'intégrateur de la figure 3. En conséquence, il ne sera pas redécrit. L'intégrateur de la figure 4 diffère de l'intégrateur de la figure 3 par le fait que le multiplexeur de sortie est aussi constitué par un registre à décalage B à transfert de charge de type CCD. Ce registre à décalage à entrées parallèles et sortie série comporte N étages de transfert introduisant chacun un même retard τ_B qui est donné par la période du potentiel appliqué aux électrodes assurant le transfert de charge. Comme expliqué de manière plus détaillée ci-après, le retard τ_B est le plus souvent différent du retard τ_A. Chaque entrée du registre B est connectée à une des capacités C¹, C², ... C^N par l'intermédiaire d'une griffe de passage non-représentée. La sortie du registre B est connectée à un étage de conversion charge-tension 11 présentant une capacité C_S. D'autre part, la charge transférable par un registre CCD étant limitée, pour pouvoir intégrer une quantité importante de charge, les moyens de stockage C¹, C², ... C^N sont constitués chacun par deux capacités C₁¹, C₁², ... C₁^N et C₂¹, C₂², ... C₂^N interconnectées dont les dimensions ont été choisies de manière à n'envoyer qu'une fraction α des échantillons de charge Σ_m Q_{n, m}, comme cela sera expliqué de manière plus détaillée ci-après.

[0023] Avec l'intégrateur de la figure 4, après avoir intégré pendant la durée MTA, des échantillons de charge Q_In = Σ_m Q_{n, m} sur chaque cagacité C¹, C², ... C^N, on transfert simultanément l'ensemble des échantillons α Q_IN dans les étages correspondants du registre à décalage B de sortie. Pendant le début d'une nouvelle intégration dans les capacités C¹, C², ... C^N, le registre B de sortie transfert les échantillons de charges α Σ_m Q_{n, m} en série vers l'étage de conversion charge-tension qui donne un signal analogique de sortie échantillonné Σ_m V_n,m.

[0024] Dans ce cas le gain du système est donné par l'équation suivante

[0025] 

[0026] D'autre part, le temps d'intégration sur les M séquences étant MT_A, la durée de la séquence de sortie doit être :
T_B≤ MT_A

[0027] En conséquence, les retards élémentaires τ_B du registre de sortie B doivent être :

[0028] Il résulte que la fréquence relative de transfert entre les registres d'entrée et de sortie doit satisfaire à l'équation suivante

[0029] On décrira maintenant avec référence aux figures 5 à 7, un mode de réalisation détaillé d'un intégrateur analogique non-récursif du type de l'intégrateur de la figure 4. Cet intégrateur a été réalisé sous forme intégrée en utilisant la technologie N MOS - CCD sur un substrat en silicium de type P. II est évident pour l'homme de l'art que cet intégrateur peut être réalisé sur d'autres substrats tels qu'un substrat en silicum de type N, en arséniure de gallium ou similaire. De même, l'intégrateur peut être réalisé sur une zone N prévue dans le substrat P de manière à effectuer le transfert des charges en volume. De préférence, l'intégrateur est entièrement intégré sur une seule puce et même plusieurs intégrateurs identiques ou non peuvent être intégrés sur la même puce. Toutefois, on peut envisager un intégrateur conforme à la présente invention constitué de plusieurs parties connectées entre elles.

[0030] Comme représenté sur la figure 5, le démultiplexeur d'entrée est constitué par un registre à décalage A de type CCD fonctionnant en biphasé. De façon connue, chaque étage du registre est constitué par deux couples d'électrodes comprenant chacun une électrode de transfert et une électrode de stockage. Chaque couple d'électrodes est relié à un potentiel de commande ⌀_1A et ⌀_2A alternatif et en opposition de phase. D'autre part, l'électrode de stockage du couple d'électrodes commandé par ⌀_2A est utilisée comme sortie et elle est référencée GA sur la figure 6a. L'électrode G_A de chaque étage du registre à décalage A est séparée du moyen de stockage des charges par une grille de passage G_P reliée à un potentiel ⌀_P.

[0031] Les moyens de stockage ou sites d'intégration comprennent des diodes D_A¹ , D_A²,...D_A^N réalisées de manière connue par une diffusion de type N lorsque le substrat est de type P. Chaque diode D_Aⁿ est reliée à une première capacité C₁ⁿ réalisée par le substrat, une couche d'isolant, de préférence en oxyde de silicium et une grille, de préférence en aluminium ou en silicium polycristallin. Les premières capacités C₁¹, C₁², C₁^N sont interconnectées par des transistors MOS T_R¹, T_R², ... T_R^N à des secondes capacités C₂¹, C₂², ... C₂^N réalisées comme les premières capacités. La grille des transistors MOS T_R¹ est connectée à un potentiel ∅_R pour bloquer ou rendre passant lesdits transistors. Les secondes capacités C₂¹, C₂², ...C₂^N sont connectées à des diodes D_B¹, D_B², D_B^N réalisées par une diffusion de type N.

[0032] Les diodes D_Bⁿ sont reliées aux entrées du multiplexeur de sortie par l'intermédiaire d'un dispositif d'aiguillage. Le dispositif d'aiguillage est constitué pour chaque moyen de stockage ou site d'intégration par deux grilles adjacentes G_L, G'_L commandées par le même potentiel ∅_L, G'_L se trouvant sur une surépaisseur d'oxyde pour obtenir des potentiels de canal sans charge étagés sous G_L et G'_L, par une grille de passage intermédiaire G_O reliée à un potentiel fixe V_O, par deux grilles de transfert G_R et G_P prévues sur deux cotés de la grille G_O et séparant la grille G_O respectivement du multiplexeur B et d'un drain d'évacuation D_R constitué par une diffusion de type N. La grille G_T est reliée à un potentiel ∅_T, la grille G_R à un potentiel ∅_R.

[0033] Le multiplexeur B de sortie est constitué par un registre à décalage à transfert de charge de type CCD biphasé. Ce registre à une structure identique au registre A.

[0034] Il est commandé par des potentiels de commande ∅_1B et ∅_2B en opposition de phase. D'autre part, l'électrode de stockage du couple d'électrodes commandé par ∅_2B est utilisée comme entrée. Elle est référencée G_B sur la figure 6a.

[0035] On décrira maintenant en se référant plus particulièrement aux figures 6b à 6e et aux figures 7a et 7b, le fonctionnement de l'intégrateur analogique non récursif des figures 5 et 5a.

[0036] La figure 7a représente le diagramme fonction du temps des potentiels ∅_2A, ∅_P, ∅_R, ∅_L, ∅_T et ∅_2B appliqués sur les différentes grilles de l'intégrateur pendant un cycle d'intégration, à savoir pendant une durée MTA. On voit qu'après chaque durée T_A, il y a transfert des charges du registre A dans les capacités de stockage. A la fin du temps d'intégration total, à savoir de la durée MTA, il y a transfert dans le registre à décalage B.

[0037] La figure 7b représente de manière agrandie le diagramme fonction du temps des potentiels ∅_P, ∅_R, ∅_L, et ∅_T. Ce diagramme correspond à la partie entourée de tirets sur la figure 7a. De ce fait, on se référera plus particulièrement aux figures 6a à 6e et à la figure 7b pour expliquer le fonctionnement de l'intégrateur.

[0038] Ainsi, pendant le temps t_l, lorsque chaque séquence m a été entièrement introduite dans le registre CCD A et que les échantillons de rang n sont sur les électrodes de stockage G_A au niveau des capacités de stockage de même rang, le potentiel ∅_P passe au niveau haut. Comme représenté sur la figure 6b, la charge Q_{n, m} sous G_A est transférée vers le moyen de stockage et se répartit sur les capacités C₁ⁿ et C₂ⁿ interconnectées par le transistor TRn en régime triode, car le potentiel (⌀_R est à l'état haut.

[0039] La somme des charges arrivant successivement après M séquences d'entrée sur les capacités C₁ⁿ et C₂ⁿ s'accompagne d'une variation de potentiel Δ V_n a partir d'un potentiel initial V_∅n défini ci-après.

[0040] En fin d'intégration, on a

avec Δ_Vn = V_DB (t₁) - V_∅n.

[0041] Pendant le temps t₂, le potentiel ∅_P étant revenu à un niveau bas pour permettre l'entrée d'une nouvelle séquence dans le registre A, le potentiel 0_R passe à un niveau bas. Simultanément le transistor T_Rⁿ se bloque isolant la capacité C₂ⁿ de la capacité C₁ⁿ tandis que la grille G_R passe à un potentiel bas isolant le canal sous la grille G_O du drain D_R .

[0042] Ensuite, simultanément ou non, les potentiels ∅_L et ∅_T passent au niveau haut. La grille G_L définit un potentiel de canal sans charge correspondant au potentiel de référence V_∅n et la grille G_T permet le passage des charges de la capacité C₂ⁿ vers l'étage G_B correspondant du registre de sortie B. Pour cela, les potentiels au niveau haut sous G_L, G_O, G_T et G_B doivent être tels que

[0043] 

[0044] V_OS, ∅_L, ∅_TS, ∅_BS étant les potentiels de canal sans charge sous les grilles G_L, GO, G_T et G_B.

[0045] Les charges stockées sur l'électrode de la capacité C₂ⁿ sont evacuées dans le canal CCD du registre B comme représenté sur la figure 6c.

[0046] Les charges évacuées vers le registre B répondent à l'équation

[0047] 

[0048] Pendant le temps t₃, le potentiel ∅_T appliqué sur la grille G_T passe à l'état bas isolant le registre B de sortie de la grille de passage G_O.

[0049] Ensuite le potentiel ∅_R passe à l'état haut permettant simultanément d'interconnecter les deux capacités C₁ⁿ et C₂ⁿ et de ramener le canal sous la grille G_R à un niveau haut pour intercon- necter les capacités avec le drain d'évacuation des charges D_R.

[0050] En effet, les potentiels au niveau haut sous G_R, G_O et G_L étant choisis tels que

une quantité de charge présente sur la capacité C₁ⁿ est évacuée vers le drain D_R comme représenté sur la figure 6d.

[0051] Cette quantité de charge correspond à

[0052] Lorsque cette charge est évacuée, le potentiel des capacités C₁ⁿ et C₂ⁿ est défini par le potentiel du canal sans charge V_∅n sous la grille G_L tel que V_∅n = ∅_L haut - V_Tn

[0053] Ce potentiel de référence V_∅n est fonction du seuil V_Tn du _MOS induit de grille G_Ln.

[0054] En fait, une dispersion des seuils V_Tn entre étages n ne modifie pas le rapport de charge Q_Ln/ΣmQ_n,m,

[0055] En effet, pour un même étage, V_∅n est le même aux temps t₂ et t₃, car il est défini par le même MOS induit de grille G_L.

[0056] En partant des équations (1), (2) et (3), on a :

[0057] La charge évacuée vers le registre de sortie est donc

[0058] La charge éliminée par le drain D_R est donc :
Q_En = (1-α) _m Q_n,m

[0059] Pendant le temps t₄, le potentiel ∅_L passe à l'état bas séparant les capacités C₁ⁿ et C₂ⁿ du système d'aiguillage. Comme représenté sur la figure 6e, le potentiel des capacités C₁ⁿ et C₂ⁿ est à V_∅n. Le système est prêt à réaliser l'intégration suivante.

[0060] D'autre part, les charges thermiques générées sous la grille de passage G_O sont évacuées vers le drain D_R pendant tout le temps d'intégration des charges sur C₁ⁿ et C₂ⁿ puisque ∅_R reste au niveau haut.

[0061] Avec l'intégrateur décrit ci-dessus, le temps de fractionnement et de transfert des charges vers le registre de sortie peut être relativement long vis à vis de la période d'échantillonnage d'entrée. Il peut durer le temps d'une séquence d'entrée.

[0062] De même, comme déjà mentionné avec référence à la figure 4, la fréquence d'échantillonnage de sortie peut être M fois plus faible que celle d'entrée avec M = nombre de séquences intégrées.

[0063] D'autre part, l'intégrateur peut avoir un temps d'intégration élevé, car la génération thermique sur les sites d'intégration est faible et due uniquement au courant de fuite des diodes D_A et D_B.

[0064] Il est aussi possible de monter plusieurs intégrateurs du type ci-dessus en parallèle avec un multiplexage sur les entrées et les sorties. Cela permet de multiplier par p ( p ≥ 2), la fréquence maximale de fonctionnement tout en multipliant par p, le nombre de points de résolution de chaque séquence.

[0065] Il est évident pour l'homme de métier qu'un certain nombre de modifications peut être apporté aux intégrateurs décrits ci-dessus sans sortie du cadre de la présente invention. Par exemple, les registres CCD peuvent être à quatre phases de commande et non biphasés.

Revendications

1. Intégrateur analogique non-récursif réalisant l'intégration d'un signal analogique échantiiloné V _n, _m sur M séquences, caractérisé en ce qu'il comporte un démultiplexeur d'entrée (A) série parallèle pour envoyer successivement sur N capacités (C¹, C², ... C^N) dont une électrode est à un potentiel flottant par rapport à un potentiel de référence, les capacités étant reliées en parallèle au démultiplexeur d'entrée, M fois le signal analogique échantillonné, chaque capacité de stockage réalisant pour les M séquences la sommation sous forme de charge (

Q_{n, m} ) de l'échantillon de rang correspondant du signal analogique V_{n, m} et en ce qu'il comporte un multiplexeur (B) parallèle-série de sortie relié aux N moyens de stockage pour délivrer en sortie, à la fin des M séquences, un signal analogique

= 1,M V_{n, m}.

2. Intégrateur selon la revendication 1, caractérisé en ce que le démultiplexeur d'entrée (A) est constitué par un registre à décalage à transfert de charge à entrée série et sorties parallèles à N étages dont chaque étage est connecté à un moyen de stockage (C¹, C²,...C^N) par l'intermédiaire d'un commutateur (∅_p) qui est fermé après chaque séquence.

3. Intégrateur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le multiplexeur de sortie (B) est constitué par un registre à décalage à transfert de charge à entrées parallèles et sortie série comportant N étages reliés chacun à un des moyens de stockage (_C¹, C²,...C^N) par l'intermédiaire d'un commutateur (∅_T) fermé périodiquement après chaque période de M séquences.

4. Intégrateur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le multiplexeur de sortie est constitué par des portes analogiques (P_l, P₂' ...P_N) connectées respectivement entre chaque moyen de stockage (C¹, C , ... C^N) et l'étage de lecture, les portes étant commandées successivement par une impulsion envoyée par un registre d'adressage (RDA).

5. Intégrateur selon l'une quelconque des revendications 2 à 3, caractérisé en ce que les fréquences de transfert des registres à décalage (A) et (B) répondent à l'équation suivante

dans laquelle :

F_B est la fréquence de transfert du registre à décalage (B) de sortie ;

F_A est la fréquence de transfert du registre à décalage (A) d'entrée ;

M est le nombre de séquence.

6. Intégrateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les capacités (C¹, C², ...C^N) sont constituées de deux capacités (C₁¹, C₁², ... C₁^N et C₂¹, C₂², ... C₂^N) interconnectées par un moyen de commutation (T_RN).

7. Intégrateur selon la revendication 6, caractérisé en ce qu'il comporte de plus entre les capacités de stockage et le multiplexeur de sortie, un dispositif d'aiguillage (G_L, G_O, G_T et G_R) pour connecter les capacités soit vers un drain d'évacuation (D_R) soit vers le multiplexeur (B) de sortie.

8. Intégrateur selon la revendication 7, caractérisé en ce que le dispositif d'aiguillage est constitué par une grille de passage (G_O) portée à un potentiel fixe, prévue entre chaque moyen de stockage (C¹, C², ... C^N) et l'étage d'entrée correspondant du multiplexeur de sortie (B), la grille de passage étant séparée des moyens de stockage, des drains d'évacuation et du multiplexeur de sortie par des grilles (G₂, G_R, et G_T) portées à des potentiels variables.

9. Intégrateur selon la revendication 8, caractérisé en ce que les niveaux hauts des potentiels appliqués sur (G_L, G_R, G_O et ^G_T) ont les relations suivantes :

dans lequel

V_⌀n = ∅_LS correspond au potentiel haut de canal dans charge sous G_L

V_⌀S correspond au potentiel de canal sans charge sous G₀

∅_TS correspond au potentiel haut de canal sans charge sous G_T

⌀_RS correspond au potentiel haut de canal sans charge sous G_R

∅_BS correspond au potentiel haut de canal sans charge sous G_B du multiplexeur B.

10. Intégrateur selon la revendication 9, caractérisé en ce que le potentiel de référence des capacités de stockage est donné par le potentiel haut de canal sans charge sous la grille G_L.

11. Intégrateur analogique non récursif constitué par p intégrateurs selon l'une quelconque des revendications 1 à 10 avec p> 1 dont les entrées et les sorties sont multiplexées.

Dessins