Schaltungsanordnung zur seriellen Datenübertragung

Abstract

 Die Erfindung betrifft eine Schaltungsanordnung zur seriellen Datenübertragung mit einer Sendeeinrichtung mit mehreren bitparallelen Eingangsinformationen, einer seriellen Datenübertragungsstrecke und einer Empfangseinrichtung, über die die übertragenen Daten in bitparallele Ausgangsinformationen zur Ansteuerung von Stellgliedern oder Logikschaltkreisen entsprechend gewandelt werden, wobei auf der Datenübertragungsstrecke die zu übertragenden Daten ein Datenwort bilden, das sich aus einem Startimpuls, mehreren Informationseinheiten entsprechend der Anzahl der bitparallelen Eingangsinformationen, die einen Datenblock bilden, und einer definierten Datenpause zusammensetzt. Durch Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen kann die Anzahl der bitparallelen Eingangs- und Ausgangsinformationen verändert werden, wodurch auch das Datenwort auf der Datenübertragungsstrecke durch sequentielles Aneinanderfügen einer entsprechenden Anzahl Datenblöcke mit jeweils der gleichen Anzahl von Informationseinheiten verändert wird.

Beschreibung

[0001] Die Erfindung betrifft eine elektronische Schaltungsanordnung zur seriellen Datenübertragung mit einer Sendeeinrichtung mit mehreren bitparallelen Eingangsinformationen, einer seriellen Datenübertragungsstrecke und einer Empfangseinrichtung, über die die übertragenen Daten in bitparallele Ausgangsinformationen zur Ansteuerung von Stellgliedern oder Logikschaltkreisen entsprechend gewandelt werden, wobei auf der Datenübertragungsstrecke die zu übertragenden Daten ein Datenwort bilden, das sich aus einem Startimpuls, mehreren Informationseinheiten entsprechend der Anzahl der bitparallelen Eingangsinformationen, die einen Datenblock bilden, und einer definierten Datenpause zusammensetzt.

[0002] Die Umwandlung von bitparallelen Signalen in bitserielle Signale bzw. die Umkehrung dieses Vorgangs ist eine Notwendigkeit bei der Datenfernverarbeitung bzw. beim Fernschreibverkehr. Aber auch lokale Rechnerverbundnetzwerke bedienen sich dieser Umwandlung, wenn beispielsweise ein Terminal in einem anderen Gebäudetrakt als der Rechner installiert ist.

[0003] Bei Microprozessoren sind für diese Wandlung gesonderte Peripheriebausteine, sogenannte Universal Synchronous/ Asynchronous Receiver/Transmitter (USART) verwendbar. Es sind aber auch Software-Lösungen bekannt, bei denen Standard I/0 Ports zur Anwendung kommen können.

[0004] Bei der Übertragung von beispielsweise Fernschreibsignalen sind die zu übertragenden Daten durch den ASCII-Code (American Standard Code for Information Interchange) definiert und die Pegel auf den Übertragungsleitungen in besonderen Normen wie beispielsweise bei der Spannungsschnittstelle RS 232 (CCITT-Empfehlung V24) normiert.

[0005] Für bestimmte Anwendungsbereiche wie beispielsweise in der Kraftfahrzeug-Elektronik ist eine Microprozessor-Lösung zur seriellen Datenübertragung zu aufwendig, wenn beispielsweise Schalterstellungen für verschiedene Verbraucher als parallele Eingangsinformationen in ein serielles Datenwort gewandelt werden sollen, um auf der Empfängerseite entsprechend den Schalterstellungen bitparallele Relais als Stellglieder anzusteuern.

[0006] Eine Erweiterung der bitparallelen Eingangsinformationen erfolgt bei Microprozessoren über die I/0 Ports mit einer entsprechenden Adressierung und einem softwaremäßigen Programmieraufwand.

[0007] Daher liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Schaltungsanordnung zur Wandlung von bitparallelen in bitserielle Daten und umgekehrt anzugeben, die wenig Schaltungsaufwand erfordert und ohne Softwareaufwand auskommt, und daß bei Bedarf die Anzahl der bitparallelen Eingangs- bzw. Ausgangsinformationen verändert werden können.

[0008] Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Anzahl der bitparalielen Eingangs- und Ausgangsinformationen durch Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen veränderbar ist und dadurch auf der Datenübertragungsstrecke das Datenwort entsprechend verändert wird und durch sequentielles Aneinanderfügen einer entsprechenden Anzahl Datenblöcke mit jeweils der gleichen Anzahl von Informationseinheiten pro Datenblock.

[0009] Vorteile:

Die erfindungsgemäße Schaltungsanordnung hat den wesentlichen Vorteil, daß ohne Programmieraufwand und mittels gleichartiger Sende- und Empfangseinrichtungen im Hinblick auf die Kraftfahrzeug-Elektronik viele Steuerleitungen eines Kabelbaums eingespart werden können, die Datenübertragungssicherheit durch Mehrfachvergleich erhöht ist und eine Unterbrechung der Datenübertragungsstrecke diagnostiziert werden kann.

[0010] Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

[0011] Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im folgenden näher beschrieben:

[0012] Es zeigen:

Figur 1: Ein Blockschaltbild mehrerer kaskadierter Sende- bzw. Empfangseinrichtungen zur seriellen Datenübertragung.

Figur 2: Den zeitlichen Verlauf eines Datenwortes.

Figur 3: Ein Blockschaltbild der Sendeeinrichtung.

Figur 4: Ein Blockschaltbild der Empfangseinrichtung.

Figur 5: Eine Schaltungsanordnung zur Speisespannungsversorgung der Sendeeinrichtung über die Datenübertragungsstrecke.

Figur 6: Ein Impulsschema für die Decodierschaltungen.

Figur 7: Beschaltung der Empfangseinrichtung.

[0013] Das in Figur 1 gezeigte Blockschaltbild setzt sich aus mehreren gleichartigen Sendeeinrichtungen S_o, S₁, ... S_n, einer Datenübertragungsstrecke Ü und mehreren Empfangseinrichtungen E₀, E₁₂ ... E zusammen.

[0014] Jede Sendeeinrichtung S_n besitzt eine gleiche Anzahl paralleler Eingangsinformationen I_En, im ausgeführten Beispiel sind es acht, die entsprechend der Anordnung der n Sendeeinrichtungen S_n sequentiell auf der Datenübertragungsstrecke Ü zu einem Datenwort zusammengefügt sind, wie es die Figur 2 zeigt. Auf der Empfängerseite werden in den zugeordneten Empfangseinrichtungen E_n die Eingangsinformationen I_En in die gleiche Anzahl entsprechender paralleler Ausgangsinformationen I_An gewandelt, um Relais als Stellglieder (St) oder direkt Logikschaltkreise anzusteuern.

[0015] Dabei besteht das Datenwort in Figur 2 aus einem Startimpuls SI mit einer Impulsdauer von beispielsweise 312 µs, dem sich mehrere Datenblöcke DB entsprechend der Anzahl der bitparallelen Eingangsinformationen anschließen, gefolgt von einer definierten Datenpause DP.

[0016] Ein Datenblock besteht dabei aus einem Synchronisationsbit mit beispielsweise 156 us, einem anschließenden Informationsbit der gleichen Zeitdauer, gefolgt von zwei Nullbits zu je 156 µs Dauer.

[0017] Die Sendeeinrichtung S ist zu diesem Zweck wie in Figur 3 gezeigt aufgebaut:

Über eine Oszillator OSZ, der durch externe Beschaltung am Anschluß 0 in seiner Grundfrequenz beeinflußt werden kann, wird eine Taktfrequenz f erzeugt, die über den einen Eingang eines ersten OR-Gatters OR₁ einer Frequenzteilerstufe T zugeführt ist. Dem anderen Eingang des OR-Gatters OR₁ kann ein externer Taktgeber über den Anschluß Takteingang TE zugeführt werden, insbesondere dann, wenn mehrere gleichartige Sendeeinrichtungen S_n kaskadiert werden und von nur einer Sendeeinrichtung, dem Master - beispielsweise S - der Takt für alle nachgeordneten Sendeeinrichtungen S_n abgeleitet wird. Dazu werden die Oszillatoreingänge 0_n dieser nachgeordneten Sendeeinrichtungen mit Low-Potential verbunden, und sie arbeiten dann als sogenannte Slaves im Zusammenwirken mit dem Master.

[0018] Die nachfolgenden Erläuterungen beziehen sich auf ein Ausführungsbeispiel der Erfindung mit zwei gleichartigen Sende- bzw. Empfangseinrichtungen.

[0019] Die Frequenzteilerstufe T besteht dabei aus einer Kette von rückgekoppelten bistabilen Kippstufen, beispielsweise D-Flip-Flops, so daß verschiedene Frequenzteilerverhältnisse vorhanden sind, und die heruntergeteilten Frequenzlagen werden zur Bildung des Datenwortes über erfindungsgemäße Decodierschaltungen wie Startimpuls-Decoder SID, Kaskade-Rest-Decoder KD, Puls-Pausen-Decoder PPD, Freigabedecoder FD und Scan-Impuls-Decoder SCD miteinander verknüpft, daneben steuert die Frequenzteilerstufe T eine Verzögerungschaltung VZ an.

[0020] Das in Figur 6 gezeigte Impulsschema zeigt die Ausgangssignale der einzelnen Decodierschaltungen.

[0021] Aus der Taktfrequenz f₀ des Oszillator-Ausgangssignals gemäß Figur 6a werden über die Decodierschaltungen folgende Ausgangssignale erzeugt:

- Scan-Impulse für die Abfrage der Schalterstellungen gemäß Figur 6b bis 6i.

- Puls-Pausendecoder-Impuls gemäß Figur 61.

- Startimpuls gemäß Figur 6k.

- Die Eingangsinformationen gemäß Figur 6m an einem Beispiel dargestellt.

- Freigabeimpulse gemäß Figur 6n.

- Die zwischengespeicherten Eingangsinformationen gemäß Figur 6₀.

- Das eigentliche Datenwort wie es auf der Datenübertragungsstrecke ausgesendet wird, gemäß Figur 6p.

- Das Ausgangssignal des Kaskade-Reset-Decoders gemäß Figur 6q.

[0022] Das Zusammenwirken der einzelnen dekodierten Impulse geschieht folgendermaßen:

Jeder Scanimpuls SCI_n des Scan-Impuls-Decoders SCD wird der Basis eines zugeordneten Transistores T_n in Figur 3 zugeführt, dessen Emitter mit der Schnittstelle der Eingangssinformationsgeberschaltung verbunden wird. Der Anschluß-Pin für diese Eingangsinformation I_En ist außerdem über eine in Sperrichtung gepolte Zenerdiode gegen Bezugspotential geschaltet. Die Kollektoren aller Transistoren T_n sind zusammengeschaltet und dem invertierenden Eingang eines Komparators K₇ zugeführt. Dieser Eingang wird außerdem über einen Widerstand R₁ mit einer Betriebsspannungsversorgungseinheit U_stab/POR verbunden.

[0023] Die gleiche Betriebsspannungsversorgungseinheit speist einen Spannungsteiler aus den zwei Widerständen R₂, R₃, deren Verbindungsknotenpunkt dem nichtinvertierenden Eingang der Komparatorstufe K₇ zugeführt ist.

[0024] Zeigt die Eingangsinformation I_En zum Zeitpunkt des anstehenden Scan-Impulses SCI_n einen logischen High-Pegel größer beispielsweise 2,5 V, wird dieser Zustand als geöffneter Schalter interpretiert und das Ausgangssignal des Komparators K₁ ist logisch Null bzw. Low-Potential. Umgekehrt, wenn die Eingangsinformation logisch Null ist oder auf Low-Pegel liegt, der Schalter also geschlossen ist, ist das Ausgangssignal des Komparators K₁ logisch 1 oder High-Pegel.

[0025] Die Ausgangssignale von Komparatorstufe K₇ und Freigabedecoder FD werden über ein AND-Gatter AND₁ verknüpft, dessen Ausgangssignal einem Eingang eines zweiten OR-Gatters OR₂ mit mehreren Eingängen zugeführt wird. Den weiteren Eingängen dieses OR-Gatters werden die Ausgangssignale des Startimpulsdecoders SID und des Puls-Pausendecoders PPD zugeführt. Über einen Verstärker V_l mit dem Anschluß Dateneingang Slave DES, werden die Daten der nachgeordneten Sendeeinrichtung, beispielsweise S₁, welche als Slave betrieben wird, einem weiteren Eingang des OR-Gatters OR₂ zugeführt, dessen Ausgang eine Gegentaktendstufe GT ansteuert, deren Ausgangssignal das Datenwort auf der Datenübertragungsstrecke Ü darstellt.

[0026] Die Gegentaktendstufe GT wird zur Aussendung eines Datenwortes W unmittelbar nach dem Anlegen der Versorgungsspannung U_s über den Ausgang der Verzögerungsschaltung VZ für einen definierten Zeitraum blockiert, der durch Auszählen einer bestimmten Frequenzlage der Teilerstufe T festgelegt ist.

[0027] Das Ausgangssignal des Kaskade-Reset-Decoders KD wird über eine zweite Verstärkerschaltung V₂ dem Anschluß für den Kaskade-Reset Ausgang KRA zugeführt.

[0028] Über einen dritten Verstärker V₃ steht das Signal der Grundfrequenz f₀ am Anschluß des Taktausgangs TA an.

[0029] Der Speisespannungsversorgungseinheit U_stab/POR wird eine Versorgungsspannung U_s zugeführt, von der die stabilisierte Spannung U_Stab abgeleitet wird.

[0030] Das in Figur 6p gezeigte Datenwort W beginnt mit einem Startimpuls von beispielsweise 312 µs Dauer, ihm folgen acht Datenblöcke DB zu je 624 µs Dauer, wobei jeder Datenblock mit einem Synchronisationsbit von 156 µs Dauer beginnt. Ihm schließen sich die gescannten Eingangsinformationen I_En an, wobei eine logische 0 bedeutet, daß der betreffende Schalter geschlossen ist. Im Beispiel der Figur 6p ist also jeder zweite Schalter geschlossen. Auf das Informationsbit folgen zwei Nullbits zu je 156 us.

[0031] Über die Master-Slave Programmierstufe MS können die Frequenzsteilerstufen T und der Puls-Pausendecoder PPD bei logischem Null-Pegel an ihrem Kaskade-Reset-Eingang KRE gesperrt und bei einem High-Pegel freigegeben werden. Die Umschaltung dieser Pegel wird bei kaskadierendem Betrieb im Master-Slave Modus durch das Kaskade-Reset-Signal vorgenommen, welches im Kaskadereset-Decoder KD erzeugt wird und am Kaskade-Reset-Ausgang KRA des Masters zur Verfügung steht, und der als Slave betriebenen, nachgeordneten Sendeeinrichtung zugeführt wird.

[0032] Als Datenübertragungsstrecke 0 kann eine galvanisch gekoppelte elektrische Verbindungsleitung eingesetzt werden. Es ist aber auch eine optoelektronische Übertragungsstrekke möglich, die auf der Senderseite beispielsweise aus einer Leuchtdiode LED besteht, die von der Gegentaktendstufe GT mit dem Anschluß DA des Datenausgangs der Sendeeinrichtung angesteuert wird. Diese Leuchtdiode pulst das Datenwort W galvanisch getrennt beispielsweise über eine Glasfaser auf einen Phototransistor, der auf der Empfängerseite angeordnet ist und die nachgeschaltete Empfangseinrichtung ansteuert.

[0033] Der Dateneingang DE der Empfangseinrichtung E ist mit dem invertierenden Eingang einer Komparatorstufe K₆ und mit der Kathode einer in Sperrichtung gepolten Zenerdiode Z₂ verbunden, deren Anode mit Bezugspotential verbunden ist.

[0034] Der nichtinvertierende Eingang dieses Komparators ist über den Mittelabgriff eines Spannungsteilers, bestehend aus den Widerständen R5, R6, an eine Referenzspannung angeschlossen.

[0035] Durch den Komparator K₆ wird das empfangene Datenwort W zur Weiterverarbeitung in der Empfangseinrichtung E digital auf einen definierten Spannungspegel aufbereitet und einer Startimpuls-Erkennungsschaltung STE, einer Abtastimpuls-Erzeugerstufe AP und einem Eingang eines ^AND-Gatters ^AND2 zugeführt. Das ^AND-Gatter ^AND2 wird dann freigegeben, wenn in der Startimpuls-Erkennungs-Schaltung STE der Startimpuls detektiert wurde und mit diesem Signal der andere Eingang des AND-Gatters AND_Z angesteuert wird.Die Startimpuls-Erkennungsschaltung wird von einer heruntergeteilten Frequenzlage einer Frequenzteilerstufe der Empfangseinrichtung T_E angesteuert, in der nach dem Ende der Datenpause mit der ersten negativen Flanke durch Auszählen geprüft wird, ob eine Mindestimpulsdauer vorhanden ist, die als Startimpuls interpretiert werden kann. Die Frequenzteilerstufe T_E wird zu diesem Zweck von einer Oszillatorschaltung OSZ_E mit dem Anschluß O_E der Empfangseinrich- ^tung angesteuert, deren ^Grundfrequenzla^ge f_oE ca. 4 mal so groß ist wie die der Sendeeinrichtung. Der Oszillator OSZ_E kann über den Ausgang eines Betriebsart-Speichers BA gesperrt oder freigegeben werden, indem dessen Anschluß, der Programmierpin PP, auf High oder Low-Potential gelegt wird.

[0036] Die Grundfrequenz f_oE des Oszillators OSZ_E wird zusätzlich einer Taktausgangsstufe TA mit dem Anschluß TA_E zugeführt, deren Funktion ebenfalls durch ein entsprechendes Steuersignal des Betriebsart-Speichers BA bestimmt wird.

[0037] Die Frequenzteilerstufe T_E steuert weitere Baugruppen der Empfangseinrichtung E mit verschieden heruntergeteilten Frequenzlagen an. Dazu gehöhren die Abtastimpuls-Erzeugerstufe AP, ein Daten-Ende-Decoder DED, der das Ende der übertragenen Daten erkennt und diesen Zeitpunkt einer Ablaufsteuerung A mitteilt. Die Ablaufsteuerung A wird ebenfalls von verschiedenen Frequenzlagen der Teilerstufe T_E angesteuert. Die weitere Verarbeitung des empfangenen Datenwortes erfolgt über eine erste Zähleinrichtung Z₁, die über ein weiteres Ausgangssignal des Betreibsartspeichers BA angesteuert wird und dementsprechend die ersten acht bit als Master-Empfänger oder die zweiten acht bit als Slave-Empfänger auszählt. Daneben wird dem Zähler Z_l noch das Ausgangssignal des AND-Gatters AND₂ zugeführt.

[0038] Der Ausgang des Zählers Z₁ und der Ausgang der Abtastimpuls-Erzeugerstufe AP steuern eine Datendecodier-Schaltung DD an, deren Steuerleitungen eine Verteilerfunktion übernehmen, indem sie einem nachgeschalteten Auffangspeicher SPA, der aus taktgesteuerten D-Flip-Flops besteht, an deren Takteingängen zugeführt werden. An allen Dateneingängen dieser D-Flip-Flops liegt dabei das Ausgangssignal des AND-Gatters AND₂ an, welches identisch ist mit dem Datenwort. Dadurch werden in die Flip-Flops des Auffangspeichers SPA nacheinander im Raster des Abtastimpulses nur die Eingangsinformationen I_En eingelesen und stehen somit als bitparallele Information zur Verfügung. Dem Auffangspeicher SPA ist ein identischer Zwischenspeicher SPZ nachgeschaltet.

[0039] Die in den Auffangspeicher SPA eingelesenen Informationen werden nach dem Erkennen des Datenendes mit dem Inhalt des Zwischenspeichers SPZ verglichen. Bei Äquivalenz wird ein zweiter Zähler Z₂, der als 4-er Zähler arbeitet, eine Stufe weitergezählt. Der Vergleich der Dateninhalte von Auffangspeicher SPA und Zwischenspeicher SPZ erfolgt in der Komparatorstufe K₁, die bei Äquivalenz ein Steuersignal an den Zähler Z₂ und die Ablaufsteuerung abgibt.

[0040] Bei Antivalenz wird der Zähler Z₂ über die Ablaufsteuerung A zurückgesetzt. Diese steuert außerdem die Speicher SPA, SPZ und SPO sowie die Komparatoren K₁ und K₂ an. Nach jedem Vergleich werden die Daten aus dem Auffangspeicher SPA in den Zwischenspeicher übernommen. Nach viermaliger Äquivalenz wird der Inhalt des Zwischenspeichers SPZ mit dem Inhalt des ihm nachgeschalteten Ausgangsspeichers SPO über einen Komparator K₂ verglichen. Bei Äquivalenz wird der Zähler Z₂ zurückgesetzt, da sich die Eingangsinformationen I_En nicht geändert haben. Bei Antivalenz, haben sich die Eingangsinformationen geändert und folgender Vorgang läuft ab: Die Informationen werden vom Zwischenspeicher SPZ in den Ausgangsspeicher SPO übernommen und auf die dem Ausgangsspeicher SPO nachgeschalteten Treiberstufen übertragen, wo sie als bitparallele Ausgangsinformationen I_An zur Ansteuerung von Stellgliedern oder Logikschaltkreisen zur Verfügung stehen.

[0041] Ein Ausgang des Komparators K₂ und eine Steuerleitung der Ablaufsteuerung sind einer Kurzschlußerkennungsschaltung KS zugeführt, durch die nach ca. 35 ms nach der Datenausgabe des Ausgangsspeichers auf die Treiberstufen diese für ca. 10 ms lang auf Kurzschlußverhalten überprüft werden. Dazu werden die Kollektor-Emitterspannungen der aktiven Treiberstufen, die als Open-Kollektor-Transistoren mit den Anschlüssen TRA bzw. I_A" ausgeführt sind, über eine Komparatorstufe viermal hintereinander abgefragt, um sicherzustellen, daß kein Störimpuls vorliegt. Steht ein Kurzschlußsignal für ca. 10 ms an, wird der entsprechende Transistor gesperrt. Der gesperrte Zustand bleibt gespeichert und kann nur durch Abschalten und nochmaliges Einschalten der Speisespannungsversorgungseinheit U_stab/POR durch ein sogenanntes "Power On Reset" wieder gelöscht werden, die in der gleichen Art wie die der Sendeeinrichtung ausgeführt ist.

[0042] Eine weitere Schutzmaßnahme für die Treiberstufen wird durch eine Sicherheitsprüfeinrichtung PR, die von einer Frequenzlage der Frequenzteilerstufe T_E angesteuert wird, vorgenommen. Dadurch wird sichergestellt, daß bei einem Bruch oder Kurzschluß der Datenübertragungsstrecke Ü alle Treiberausgänge nach einer definierten Zeit von ca. 50 ms gesperrt werden. Der Störfall kann optisch oder akustisch angezeigt werden, wenn eine Eingangsinformation der Sendereinrichtung fest mit Bezugspotential auf einem logischen Low-Pegel liegt und der entsprechende Ausgang gemäß Figur 7 beschaltet wird.

[0043] Weitere Baugruppen der Empfängerschaltung sind drei Komparatoren K₃, K₄₁ K₅, deren Ausgangssignale auf die Treiberstufen einwirken.

[0044] Werden von den Ausgangsstufen beispielsweise Relais angesteuert, so können diese nach dem Einschalten für ca. 120 ms statisch angesteuert werden. In dieser Zeit findet auch die Kurzschlußprüfung der Ausgänge statt. Anschließend können die Ausgänge getaktet angesteuert werden, mit der Grundfrequenz des Oszillators der Empfängerschaltung f_oE, um die Verlustleistung in den Treiberstufen zu reduzieren. Die Betriebsart für statische oder getaktete Ansteuerung der Ausgänge kann durch den Anschlußpin T_Aus mit dem nichtinvertierenden Eingang des Komparators K₅ festgelegt werden, und die Ansteuerung erfolgt statisch, wenn T_Aus mit der Versorgungsspannung U verbunden wird. Verbindung mit Bezugspotential führt zu getakteter Ansteuerung.

[0045] Die nichtinvertierenden Eingänge der Komparatoren K₄ und K₃ sind miteinander verbunden und an den Anschluß LD herausgeführt. Der Ausgang des Komparators K₄ ist mit dem Ausgang des Komparators K₅ verbunden. Der Eingang LD fühlt die Spannung des Bordnetzes ab.

[0046] Ist der Spannungspegel der Bordspannung, der über einen Spannungsteiler am Anschluß LD zur Verfügung steht, unterhalb einer eingestellten Referenzspannung U_Ref1' welche am invertierenden Eingang des Komparators K₄ anliegt, wird über den Komparatorausgang von K₄ die getaktete Ansteuerung der Relais unterbunden.

[0047] Bei positiven Spannungsspitzen und hohen Störimpulsen werden die Treibertransistoren der Treiberstufen über den Ausgang des Komparators K₃, an dessen invertierendem Eingang die Referenzspannung U_Ref2 liegt, in den leitenden Zustand geschaltet. Außerdem wird bei positiven Überspannungen jede Kurzschlußabfrage unterbunden.

[0048] Kaskadierung (Master-Slave-Betrieb) der Empfangseinrichtung:

Die Bestimmung von Master oder Slave wird durch Beschaltung des Programmierpins PP vorgenommen:

In der Betriebsart Master wird der Oszillator OSZ_E am Pin O_E mit einem RC Glied beschaltet und der Taktausgang TA_E ist aktiv. Wird der Empfänger allein betrieben, ist TA_E gesperrt.

[0049] In der Betriebsart Slave ist der Oszillator gesperrt und muß vom Taktausgang des Masters angesteuert werden, der Taktausgang des Slaves ist gesperrt.

[0050] Datenerkennung: Der Master erkennt das Startbit und dekodiert die ersten 8 Informationsbits. Der Slave erkennt ebenfalls das Startbit, dekodiert jedoch die zweiten 8 Informationsbits.

[0051] Bis auf die synchrone Taktsteuerung laufen die Funktionen bei Master und Slave unabhängig voneinander ab.

[0052] In Figur 5 ist eine Beschaltungsart der Sendeeinrichtung S₀ dargestellt. Dabei erfolgt die Speisespannungsversorgung der Sendeeinrichtung über die Datenübertragungsstrecke Ü. Dazu wird der Widerstand R_p in Figur 1 durch die Diode D_p ersetzt, wobei die Kathode mit dem Anschluß-Pin U_s der Sendereinrichtung S_o und die Anode direkt mit der Datenübertragungsstrecke Ü verbunden werden.

[0053] Die in den Figuren 3 und 4 dargestellten Schaltungsblöcke sind vollständig monolithisch integrierbar.

Ansprüche

1) Schaltungsanordnung zur seriellen Datenübertragung mit einer Sendeeinrichtung (S) mit mehreren bitparallelen Eingangsinformationen (I_En), einer seriellen Datenübertragungsstrecke (Ü) und einer Empfangseinrichtung (E), über die die übertragenen Daten in bitparallele Ausgangsinformationen (I An) zur Ansteuerung von Stellgliedern (St) oder Logikschaltkreisen entsprechend gewandelt werden, wobei auf der Datenübertragungsstrekke (Ü) die zu übertragenden Daten ein Datenwort (W) bilden, das sich aus einem Startimpuls (SI), mehreren Informationseinheiten entsprechend der Anzahl der bitparallelen Eingangsinformationen, die einen Datenblock (DB) bilden, und einer definierten Datenpause (DP) zusammensetzt, dadurch gekennzeichnet, daß die Anzahl der bitparallelen Eingangs- und Ausgangsinformationen (I_En, I_An) durch Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen (S , E ) veränderbar ist und dadurch auf der Datenübertragungsstrecke (Ü) das Datenwort (W) entsprechend verändert wird, durch sequentielles Aneinanderfügen einer entsprechenden Anzahl Datenblöcke (DB) mit jeweils der gleichen Anzahl von Informationseinheiten pro Datenblock (DB).

2) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Kaskadierung mehrerer gleichartiger Sende- bzw. Empfangseinrichtungen die Generierung des Datenwortes (W) auf der Datenübertragungsstrecke (Ü) eine Verkürzung der Datenpause oder Verlängerung des Datenwortes oder Erhöhung der Sendefrequenz zur Folge hat, und das sequentielle Aneinandersetzen der Datenblöcke über eine Kaskadierungsschaltung (KD) und einer extern programmierbaren Speichereinrichtung (MS) in der Sendeeinrichtung (S) erfolgt, wodurch die Reihenfolge der einzelnen Datenblöcke auf der Datenübertragungsstrecke (Ü) festgelegt wird und auf der Seite der Empfangseinrichtungen (E) über eine entsprechend programmierbare Speichereinrichtung (BA) für die gewählte Betriebsart die einzelnen Datenblöcke den entsprechend Empfangseinrichtungen (E_n) zugeordnet werden.

3) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenausgabe der Sendeeinrichtung (S) auf der Datenübertragungsstrecke (Ü) über eine Gegentaktendstufe (GT) mit einer Strombegrenzung erfolgt.

4) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß in der Empfangseinrichtung (E) über eine Ablaufsteuerung (A), einen Auffangspeicher (SPA), einen nachgeschalteten Zwischenspeicher (SPZ), dem ein Ausgangsspeicher (SPO) nachgeschaltet ist, einem ersten Komparator (K₁), der den Inhalt von Auftangspeicher (SPA) mit dem Inhalt des Zwischenspeichers (SPZ) vergleicht und einem zweiten Komparator (K₂), der den Inhalt des Zwischenspeichers (SPZ) mit dem Inhalt des Ausgangsspeichers (SPO) vergleicht und einem Zähler (Z₂) die Übertragungssicherheit von Sendeeinrichtung (S) und Datenübertragungsstrecke (Ü) gegenüber Störeinflüssen erhöht wird durch mehrmaliges Abfragen derselben Eingangsinformationen (IEn) und anschließendem Vergleich des empfangenen Bit-Musters in den Komparatoren (K₁, K₂) mit anschließender Inkrementierung im Zähler (Z₂) bei Äquivalenz, bis eine definierte Sollzahl erreicht ist, oder durch Zurücksetzen des Zählers (Z₂) bei Antivalenz und erneuter Abfragung der Eingangsinformationen (IEn).

5) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei Kurzschluß oder Bruch der Datenübertragungsstrecke (Ü) in der Empfangseinrichtung (E) alle Treiberstufen (Tr) der bitparallelen Ausgänge nach einer definierten Ansprechzeit gesperrt werden.

6) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Datenübertragungsstrecke (Ü) aus einer elektrischen Verbindungsleitung oder einer senderseitigen optoelektronischen Sendeeinrichtung, einer Glasfaser und einer empfängerseitigen optoelektronischen Empfangseinheit besteht.

7) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Unterbrechung der Datenübertragungsstrecke (Ü) optisch über eine Leuchtdiode (DK) oder akustisch über eine elektroakustische Wandlereinheit zur Anzeige gebracht wird, indem eine der bitparallelen Eingangsinformationen (IEn) konstant auf Bezugspotential eingestellt bleibt und in der zugeordneten bitparallelen Treiberstufe die Leuchtdiode oder elektroakustische Wandlereinheit angeschlossen ist.

8) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speisespannungsversorgung der Sendereinrichtung gesondert oder über die Datenübertragungsstrecke (Ü) erfolgt.

9) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Treiberstufen (Tr) der Empfangseinrichtung (E) bei hohen schädlichen Spannungsspitzen der Versorgungsspannung in den leitenden Zustand geschaltet werden.

10) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Ausgangsinformationseinheiten (I_An) bei der Ansteuerung von Relais als Endverbraucher wahlweise statisch oder getaktet angesteuert werden zur Minimierung der Verlustleistung.

11) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die bitparallelen Treiberstufen der Empfangseinrichtung (E) durch mehrmaliges aufeinanderfolgendes Abfragen der Kollektor-Emitter Spannungen auf Kurzschlußverhalten der angeschlossenen Last überprüft werden, in einem Zeitrahmen, in dem in der Empfangseinrichtung (E) die Treiberstufen (Tr) in den leitenden Zustand geschaltet werden.

12) Schaltungsanordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch die Verwendung in der Kraftfahrzeug-Elektronik.

Zeichnung