Anordnung zum Erzeugen von Bildsteuersignalen

Beschreibung

[0001] Die Erfindung betrifft eine Anordnung zum Erzeugen von Bildsignalen, insbesondere Farbbildsignalen, für die sequentielle Darstellung der Bildpunkte eines matrixförmig aufgebauten Bildes aus zugeführten Bildinformationen, die als Folge einzelner Mehrbitzeichen eingehen, deren Bitkombination entweder den Farbwert jeweils eines Bildpunktes oder jeweils ein darzustellendes Zeichensymbol in einem Feld aus mehreren Bildpunktzeilen mit je mehreren Bildpunkten oder einen Steuercode zur Angabe von Attributen der darzustellenden Zeichensymbole wie z.B. Farbton des Zeichensymbols und Hintergrundfarbe angeben, mit einem Prozessor, der die Verarbeitung der eingehenden Mehrbitzeichen steuert,
einem ersten Speicher, der von Zeichencodes, die von den jeweils ein darzustellendes Zeichensymbol angebenden Mehrbitzeichen abgeleitet sind, und durch die Nummer der Bildpunktzeile adressiert wird und jeweils eine die Bildpunkte in der betreffenden Bildpunktzeile angebende Bitfolge abgibt,
einem zweiten Speicher zur Aufnahme von Codewörtern, die wiederholt sequentiell synchron zur Darstellung der Bildpunkte ausgelesen werden und
einer Umsetzanordnung, die die aus dem zweiten Speicher ausgelesenen Codewörter in serielle, zur Darstellung der Bildpunkte synchrone Bildsignale umsetzt.

[0002] Eine derartige Anordnung ist im Zusammenhang mit der integrierten Schaltung SAA 5350 "Eurom" beschrieben in Technische Information 840827" der Firma Valvo bzw. im Datenblatt der genannten integrierten Schaltung. Diese umfaßt dabei insbesondere die Umsetzanordnung und den ersten Speicher sowie weitere Steuerschaltungen, die u.a. das Einschreiben der Mehrbitzeichen für Zeichensynbole einer vollständigen Zeichenzeile des Farbbildes sowie die zugehörigen Attribute in die integrierte Schaltung steuert, wobei diese Mehrbitzeichen dem zweiten Speicher entnommen werden. Um Bildpunkte darzustellen, deren Farbwert jeweils durch ein eingegangenes Mehrbitzeichen bestimmt ist, werden die Mehrbitzeichen für Bildpunkte jeweils eines Feldes entsprechend dem Feld für ein Zeichensymbol vom Prozessor zusammengefaßt und in die gleiche Datenstruktur gebracht wie die Zeichensymbole und in einen gesonderten Speicher abgespeichert, so daß alle Bildpunkte eines Feldes nur gemeinsam über die Adresse dieses Feldes und eine zugehörige Attributinformation erreichbar sind. Dadurch ist die gemischte Darstellung von Bildteilen aus derart angegebenen Bildpunkten und Bildteilen mit Zeichensynbolen in einem Farbbild wesentlich erschwert. Außerdem sind Manipulationen an Teilen der Bildinformation, insbesondere an Mehrbitzeichen für Zeichensynbole, nur unter wesentlicher Verwendung des Prozessors möglich, der dafür erhebliche Zeit benötigt, da er dafür nicht speziell ausgelegt ist. Ferner ist durch die Tatsache, daS der Umsetzanordnung die vollständigen Mehrbitzeichen für Zeichensynbole und die Attribute unmittelbar zugeführt werden, so daß diese bei jedem Halbbild erneut in Farbbildsignale umgesetzt werden müssen, die Umsetzgeschwindigkeit begrenzt, so daS für Farbbilder mit hoher Auflösung und höherer Bildfrequenz die technisch mögliche Geschwindigkeit der Umsetzanordnung nicht ausreicht.

[0003] Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, die weitgehend unabhängig von der Art der Beschreibung der Bildpunkte, d.h. unabhängig davon, ob diese Bildpunkte unmittelbar durch die eingehenden Mehrbitzeichen angegeben sind oder durch Mehrbitzeichen, die Zeichensymbole angeben, eine einfache Umsetzung und Verarbeitung der Mehrbitzeichen unter weitgehender Entlastung des Prozessors ermöglicht, so daß auf diese Weise einfacher Manipulationen am Bild vorgenommen werden können, an denen der Prozessor nur relativ wenig beteiligt ist.

[0004] Diese Aufgabe wird erfindungsgemäß bei einer Anordnung der obengenannten Art dadurch gelöst, daß eine Steueranordnung vorgesehen ist, die aus dem ersten Speicher ausgelesene Bitfolgen mit vom Prozessor zugeführten Daten, die von den Steuercodes zur Angabe der Attribute abgeleitet sind, verknüpft und dabei die Codewörter erzeugt, die je die vollständige Bildinformation einer Anzahl aufeinanderfolgender Bildpunkte enthalten, und diese erzeugten Codewörter in den zweiten Speicher Speicherstellen einschreibt, deren Adressen eine gesonderte, vom Prozessor unabhängige Adressensteueranordnung aus Adresseninformation des Prozessors erzeugt.

[0005] Die zugeführten Mehrbitzeichen werden in dem Fall, daß sie Zeichensynbole bedeuten, also zunächst durch die Steueranordnung in Bildpunkte bzw. Bildpunktgruppen aufgelöst, so daß die Codewörter des zweiten Speichers weitgehend nur die Farbinformationen und gegebenenfalls weitere Attribute der einzelnen Bildpunkte bzw. Bildpunktgruppen enthalten, die von der Umsetzanordnung mit hoher Geschwindigkeit in die Farbbildsignale umgesetzt werden können. Zusätzlich sind bestimmte gezielte Veränderungen des Bildinhaltes leichter möglich, unabhängig davon, von welcher Art von Mehrbitzeichen dieser Bildinhalt stammt. Außerdem ist eine gemischte Darstellung von Codewörtern, die aus verschiedenen Arten von Mehrbitzeichen entstanden sind, besonders einfach möglich. Die Adressensteueranordnung kann sowohl beim Einschreiben der Codewörter in den zweiten Speicher als auch beim Auslesen aus diesem dessen Adressierung weitgehend autonom verwalten, so daß der Prozessor auch in dieser Hinsicht weitgehend entlastet ist.

[0006] Zum Verknüpfen der Bitfolgen des ersten Speichers mit den Datenwörtern des Prozessors weist gemäß einer Ausgestaltung der Erfindung die Steueranordnung eine Maskieranordnung auf, die abhängig von ersten vom Prozessor zugeführten Daten Teile einer vom ersten Speicher zugeführten Bitfolge oder eines vom zweiten Speicher zugeführten Codewortes durch entsprechende Teile von zweiten, vom Prozessor zugeführten Daten ersetzt. Dadurch wird ohne wesentliche Belastung des Prozessors jede aus dem ersten Speicher ausgelesene Bitfolge einfach mit der zugehörigen Attritbutinformation, insbesondere der Farbinformation, kombiniert. Zusätzlich ermöglicht dieser Aufbau besonders einfach, einzelne Codewörter teilweise oder vollständig direkt durch Codewörter aus dem Prozessor zu ersetzen, so daß Änderungen eines Bildes, das aus von außen zugeführten Informationen erzeugt ist, leicht und übersichtlich möglich sind. Die Adressensteueranordnung entlastet den Prozessor auch in diesem Falle weitgehend von wesentlichen Programmabläufen zur Adressenverwaltung.

[0007] Gemäß einer weiteren Ausgestaltung der Erfindung weist die Maskieranordnung für jedes Bit des Codewortes einen Umschalter auf, der dem Codewortausgang wahlweise abhängig von einer vom Prozessor gelieferten Maskierinformation, die in einem Register zwischengespeichert ist, die Information der Bitfolge bzw. des Codewortes oder der vom Prozessor zugeführten Daten zuführt. Durch die vorweg vom Prozessor gelieferte Maskierinformation werden die Stellen des Codewortes, die durch Prozessordaten ersetzt werden sollen, einfach ausgewählt.

[0008] Nach einer weiteren Ausgestaltung der Erfindung ist der Maskieranordnung eine steuerbare Schiebeanordnung für die vom ersten Speicher zugeführten Bitfolgen vorgeschaltet, die jedes Bit einer Bitfolge um eine von der Stelle in der Bitfolge abhängige Anzahl Stellen verschiebt und jeweils mehreren benachbarten Bitstellen gleiche Werte zuordnet. Auf diese Weise können mit geringem Aufwand insbesondere Zeichensymbole mit doppelter oder mehrfacher Breite dargestellt werden. Die Darstellung mit doppelter Höhe ist einfach durch entsprechende Adressenumrechnung mit Hilfe der Adressensteueranordnung möglich.

[0009] Für eine weitgehend vom Prozessor unabhängige Adressenverwaltung enthält die Adressensteueranordnung einen Adressenrechner zum Ändern der Adressen in vorgegebenen Schritten,
adressierbare, vom Prozessor ladbare Adreßregister und einen Vergleicher zum Vergleichen einer vom Adressenrechner geänderten Adresse mit einer in einem ausgewählten Adressenregister gespeicherten Adresse. Der Adressenrechner ist ein einfacher Addierer/Subtrahierer, der zu Anfangsadressen vom Prozessor in einem entsprechenden Adreßregister jeweils bestimmte Schrittwerte addiert oder von diesen Anfangswerten subtrahiert, so daß der Prozessor lediglich Anfangsadressen für größere Bildbereiche zu liefern braucht. Durch den Vergleicher wird unmittelbar festgestellt, wann die Bearbeitung des vom Prozessor vorgegebenen Bildfeldes durch die Adressensteueranordnung beendet ist. Da bei den von der Steueranordnung durchgeführten Bearbeitungen jeweils nur bestimmte Schrittweiten auftreten, ist es ferner zweckmäßig, daß die Werte für die Schrittweite zum Ändern der Adressen in einen Festwertspeicher in der Adressensteueranordnung gespeichert sind. Auf diese Weise bildet die Adressensteueranordnung eine weitgehend abgeschlossene Einheit, die vom Prozessor leicht zu steuern ist.

[0010] Die Steuerung der Vorgänge in der Steueranordnung und der Adressensteueranordnung, insbesondere das Einschreiben und Auslesen von Registern darin, kann vollständig durch den Prozessor erfolgen. Da hierfür jedoch nur wenige festgelegte Abläufe vorkommen, ist es nach einer weiteren Ausgestaltung der Erfindung zweckmäßig, daß die Steueranordnung eine Ablaufsteuerung aus einem Zähler und einem von diesem adressierten Festwertspeicher enthält, von dessen Ausgängen einige über einen dritten Umschalter mit Setzeingängen des Zählers verbunden sind und weitere Ausgänge Steuerleitungen insbesondere für die Register, die Maskieranordnung und die Adressensteueranordnung bilden. Auf diese Weise braucht der Prozessor nur Anfangswerte für die Steuerabläufe in der Steueranordnung und der Adressensteueranordnung zu liefern, so daß die weiteren Abläufe unabhängig vom Prozessor erfolgen und dieser weiter entlastet wird.

[0011] Eine besonders günstige Realisierung der erfindungsgemäßen Anordnung ergibt sich dadurch, daß die Steueranordnung, die Adressensteueranordnung und die Umsetzanordnung in einer einzigen monolithisch integrierten Schaltungsanordnung enthalten sind. Für den Aufbau einer Darstellungsanordnung mit einer Farbbildröhre sind dann außer den dafür erforderlichen Ablenkschaltungen nur wenige weitere aktive Bauelemente erforderlich. Bei entsprechender Technik der Halbleiterherstellung ist es auch möglich, die letztgenannten Elemente mit dem Prozessor zusammen auf einer Halbleiterscheibe zu integrieren und lediglich die Speicher extern vorzusehen, so daß sich eine sehr kompakte Bauweise ergibt.

[0012] Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 schematisch ein Blockschaltbild der wichtigsten Teile einer erfindungsgemäßen Anordnung,

Fig. 2 schematisch ein Blockschaltbild der Bildsignalsteuerung,

Fig. 3 den näheren Aufbau der Steueranordnung darin,

Fig. 4 Einzelheiten des Aufbaues der Adressensteuerung,

Fig. 5 den Aufbau der Ablaufsteuerung in der Steueranordnung.

[0013] Die Fig. 1 zeigt ein schematisches Blockschaltbild, in dem der Block 10 eine Bildsignalsteuerung darstellt, die an den drei Ausgängen 18 die vorzugsweise analogen Farbbildsignale für die Ansteuerung einer nicht dargestellten Farbbildröhre liefert. Die Bildsignalsteuerung 10 ist ferner über eine bidirektionale Datenleitung 17 mit einem Schreib-Lese-Speicher 16 verbunden, der über eine Adressleitung 19 von der Bildsignalsteuerung 10 adressiert wird. Die Datenleitung 17 und die Adressleitung 19 bestehen tatsächlich in üblicher Weise je aus einer größeren Anzahl paralleler einzelner Leitungen für die einzelnen Bits der Daten bzw. Adressen und sind hier der Einfachheit halber nur als eine Doppelleitung dargestellt. Dies gilt auch in der weiteren Beschreibung für derartige Mehrfachleitungen, wie z.B. die Leitungen 13 und 15 in Fig. 1.

[0014] Die Bildsignalsteuerung 10 ist außerdem mit einem Prozessor 12 über eine bidirektionale Datenleitung 13 und eine Adressleitung 15 verbunden, an die ferner ein Festwertspeicher 14 angeschlossen ist, der insbesondere die Programmdaten für den Prozessor 12 sowie gegebenenfalls weitere feste Daten für die Bildsignalsteuerung 10 enthält. Der Prozessor 12 kann ein üblicher Mikroprozessor sein, der als eine einzige integrierte Schaltung ausgebildet ist. Derartige Mikroprozessoren sind preisgünstig auf dem Markt erhältlich. Zweckmäßig wird auch die Bildsignalsteuerung 10 als eine einzige integrierte Schaltung ausgeführt, um auf diese Weise die Anzahl äußerer Verbindungen zwischen Schaltungsteilen zu verringern und die Zuverlässigkeit zu erhöhen.

[0015] Der Prozessor 12 empfängt über die Leitung 11 von außen die Mehrbitzeichen, die je nach Quelle in bestimmter, vorgegebener Weise aufgebaut sind. An den Prozessor ist ferner eine nicht dargestellte Bedienungseinheit, insbesondere eine Tastatur angeschlossen, über die eine Bedienungsperson Anweisungen in den Prozessor 12 eingeben kann. Dieser nimmt gegebenenfalls entsprechend diesen Anweisungen eine Vorverarbeitung der über die Leitung 11 zugeführten Mehrbitzeichen vor und erzeugt Zeichencodes, die der Bildsignalsteuerung 10 über die Datenleitung 13 zugeführt werden, wobei über die Adressenleitung 15 angegeben wird, an welcher Stelle des Farbbildes die daraus erzeugte Bildinformation dargestellt werden soll. Die Bildsignalsteuerung 10 verarbeitet diese Zeichencodes, indem diese in Codewörter mit bestimmtem Format umgesetzt und über die Datenleitung 17 im Speicher 16 abgespeichert werden, und zum Darstellen der dadurch gegebenen Bildinformation werden diese Codewörter aus dem Speicher 16 zyklisch synchron mit der Strahlablenkung der nicht dargestellten Farbbildröhre ausgelesen und über die Datenleitung 17 der Bildsignalsteuerung 10 zugeführt, die daraus die Farbbildsignale erzeugt, die auf den Leitungen 18 abgegeben werden. Die Bildsignalsteuerung 10 weist hierfür noch weitere Eingänge bzw. Ausgänge auf, insbesondere für Taktsignale und Synchronisiersignale, die hier der Übersichtlichkeit halber nicht dargestellt sind.

[0016] In Fig. 1 sind der Prozessor 12 sowie die Speicher 14 und 16 grundsätzlich bekannte Bauelemente. Der Aufbau der Bildsignalsteuerung 10 ist dagegen etwas ausführlicher als Blockschaltbild in Fig. 2 dargestellt. Die Mehrfachleitungen 13 und 15 vom Prozessor 12 (Fig. 1) führen auf eine Schnittstellenschaltung 20, die Signale auf diesen Leitungen in Prozessorsteuersignale umsetzt, die über die Leitung 21 abgegeben und anderen Schaltungsteilen zugeführt werden, sowie in Prozessordaten und Prozessoradressen, die über die Leitung 23 bzw. 25 den weiteren Schaltungsteilen zugeführt werden.

[0017] Der Block 24 stellt eine Taktsteuerung dar, die über den Eingang 29 Taktsignale empfängt und mit Hilfe von über die Leitungen 21 und 23 zugeführten Signalen Taktsteuersignale, die über weitere Leitungen der Mehrfach-Leitung 21 abgegeben werden, und Synchronisiersignale erzeugt, die über den Ausgang 27 abgegeben werden und beispielsweise die Strahlstromablenkung der Farbbildröhre für die Erzeugung des Farbbildes steuern.

[0018] In der Steueranordnung 22 erfolgt nun die Umsetzung der über die Datenleitung 13 vom Prozessor zugeführten Zeichencodes, die aus den Mehrbitzeichen gebildet sind und über die Leitung 23 weitergeleitet werden, in Codewörter, und zwar unter Mitwirkung von Steuersignalen der Steuerleitung 21, und die erzeugten Codewörter werden über die Datenleitung 23 wieder abgegeben und insbesondere der Speichersteuerung 28 zugeführt. Diese dient zur Erzeugung von Datenwörtern und Adressen auf den Leitungen 17 und 19, die dem Speicher 16 in Fig. 1 zugeführt werden, wobei dieser Speicher nicht nur die Codewörter enthält, aus denen die Farbbildsignale erzeugt werden, sondern auch beispielsweise die Daten für die Umsetzung der vom Prozessor aus den Mehrbitzeichen gebildeten Zeichencodes, die Zeichensymbole darstellen, in die entsprechenden Bitfolgen, wie später noch erläutert wird.

[0019] Die Speichersteuerung 28 dient jedoch nicht nur für das Steuern des Einschreibens, sondern auch des Auslesens aus dem Speicher 16, und die ausgelesenen Codewörter werden einer Umsetzanordnung 26 über die Datenleitung 23 zugeführt, und außerdem erhält die Umsetzanordnung 26 noch Adressensignale über die Leitung 25 sowie Steuersignale über die Leitung 21, die entweder aus Prozessordaten in der Schnittstellenschaltung 20 oder im Taktgenerator 24 erzeugt worden sind. Die Umsetzanordnung 26 erzeugt eine Folge von je parallelen Datenwörtern auf der Ausgangsleitung 18, die mit der Geschwindigkeit der darzustellenden Bildpunkte auftreten und die die Farbe dieser Bildpunkte angeben. Diese Farb-Datenwörter werden in bekannter Weise einem nicht dargestellten Dreifach-Digital-Analog-Wandler zugeführt, der daraus drei analoge Farbbildsignale für die Ansteuerung der Farbbildröhre auf der Leitung 18 erzeugt, sofern dieser Digital-Analog-Wandler nicht in der Umsetzanordnung 26 enthalten ist.

[0020] Die Fig. 3 zeigt ein Blockschaltbild des Teils der Steueranordnung 22, der für die Verarbeitung von Daten dient, insbesondere zur Umsetzung der vom Prozessor gebildeten Zeichencodes in die Codewörter für den zweiten Speicher. Dabei wird angenommen, daß der erste und der zweite Speicher lediglich verschiedene Speicherbereiche, d.h. verschiedene Adressenbereiche eines physikalisch einheitlichen Speichers mit einem einzigen parallelen Mehrbit-Datenanschluß zum Einschreiben oder Auslesen von Datenwörtern in einen bzw. aus einem Speicherbereich gebildet sind.

[0021] Dieser parallele Mehrbit-Datenanschluß führt über die bidirektionale Datenleitung 31 auf ein Speicherregister 32, das mit Hilfe eines Steuersignals das über die Leitung 31 zugeführte Datenwort parallel einschreibt und einer Schiebeanordnung 34 zuführt, die später beschrieben wird. Zunächst wird angenommen, daß diese Schiebeanordnung 34 jedes zugeführte Datenwort über die Leitung 33 unverändert abgibt und dem einen Eingang einer Maskieranordnung 30 zuführt. Deren zweiter Eingang ist über die Leitung 39 mit dem Ausgang eines Registers 38 verbunden, dem über die Leitung 35 parallele Datenwörter vom Prozessor zugeführt werden.

[0022] Die Maskieranordnung 30 enthält für jedes Bit der beiden Leitungen 33 und 39 bzw. für jedes Bit, das in beiden Leitungen vorhanden ist, einen Umschalter, und diese Umschalter werden durch je ein Bit auf der Leitung 37 gesteuert, die mit dem Ausgang eines Registers 36 verbunden ist, das ebenfalls über die Leitung 35 Datenwörter vom Prozessor erhält. Die Auswahl der beiden Register 36 und 38 zum Einschreiben eines Datenwortes auf der Leitung 35 erfolgt über nicht dargestellte Steuerleitungen. Normalerweise wird zunächst das Register 36 geladen, das eine Voreinstellung der Umschalter bewirkt, die für eine Anzahl aufeinanderfolgender Datenwörter auf den Leitungen 33 und 39 konstant ist, nämlich insbesondere beim Umsetzen von Zeichencodes in Codewörter.

[0023] In diesem Falle werden durch jeden Zeichencode vom Prozessor, den dieser aus den Mehrbitzeichen durch eine Ergänzung um zusätzliche Bits zur Auswahl beispielsweise verschiedener Zeichensätze gebildet hat, nacheinander die Bits der einzelnen Bildpunktzeilen eines Feldes aus dem ersten Speicherbereich des Speichers ausgelesen, wobei jede Bitfolge beispielsweise 12 Bit umfaßt, und diese Bitfolgen werden nacheinander der Maskieranordnung 30 zugeführt, die insgesamt für 32 Bit ausgelegt ist. Die fehlenden 20 Bit werden durch Information über die Leitung 39 ergänzt, indem über die Leitung 37 die entsprechenden Umschalter der Maskieranordnung 30 eingestellt werden. Die so erzeugten 32 Bit werden aufeinanderfolgend in zwei Hälften, die die oberen bzw. die unteren 16 Bit umfassen, durch entsprechende, nicht dargestellte Steuerleitungen an der Maskieranordnung 30 über die Leitung 31 ausgegeben und dem Speicher zugeführt. Dabei wird angenommen, daß der Speicher Datenwörter mit 16 Bit speichern kann.

[0024] Mit dieser Anordnung ist es auch möglich, Codewörter zur Darstellung von Graphikinformation zu erzeugen oder zu ändern. In diesem Falle enthält ein über die Datenleitung 31 zugeführtes Codewort mit 16 Bit die 4-Bit-Farbinformation von jeweils vier aufeinanderfolgenden Bildpunkten. Durch entsprechende Maskierinformation, die dem Register 36 vorher zugeführt wird, kann in einem derartigen, über die Datenleitung 33 der Maskieranordnung 30 zugeführten Codewort die Farbinformation eines oder mehrerer Bildpunkte durch Informationen, die vom Prozessor über die Datenleitung 35, das Register 38 und die Leitung 39 der Maskieranordnung 30 zugeführt werden, ersetzt werden. Ein geändertes Codewort wird dann wieder über die Datenleitung 31 dem Speicher zugeführt und darin eingeschrieben.

[0025] Die Schiebeanordnung soll ermöglichen, zur Darstellung eines Zeichensymbols mit doppelter Breite von der über die Datenleitung 31 zugeführten Bitfolge zunächst die erste Hälfte auf die volle Anzahl der Bits der Bitfolge zu erweitern, so daß jeweils zwei benachbarte Bits der Ausgangsleitung 33 der Schiebeanordnung 34 denselben Bitwert eines entsprechenden Biteingangs erhalten unter Aufrechterhaltung der Reihenfolge der Bits, und diese so erweiterte Bitfolge wird der Maskieranordnung 30 zur Umsetzung in ein vollständiges Codewort zugeführt, das abgespeichert wird. Anschließend wird die zweite Hälfte der über die Datenleitung 31 zugeführten Bitfolge in entsprechender Weise erweitert, der Maskieranordnung 30 zugeführt und um dieselbe Information über die Leitung 39 zu einem vollständigen Codewort ergänzt, das im Speicher an der Stelle für die folgende Bildpunktgruppe abgespeichert wird. Diese Erweiterungen der Bitfolge in der Schiebeanordnung läßt sich durch entsprechend verbundene Umschalter erreichen, die durch ein nicht dargestelltes Steuersignal für die Schiebeanordnung 34 parallel betätigt werden.

[0026] Bisher wurde nur die Verarbeitung von Daten aus dem Speicher (Speicher 16 in Fig. 1) bzw. die Verknüpfung dieser Daten mit Mikroprozessordaten in dem in Fig. 3 dargestellten entsprechenden Teil der Steueranordnung 22 erläutert. Die Adressierung des Speichers erfolgt mit Hilfe einer Anordnung, die näher in Fig. 4 dargestellt ist. Diese empfängt über den Eingang 35 ebenso wie die Anordnung nach Fig. 3 Daten, insbesondere einen Teil oder alle der auf der Leitung 23 in Fig. 2 gelieferten Prozessordaten. Diese führen auf eine Anordnung 42 sowie auf einen Schalter 44 und außerdem auf ein Register 60, dessen Funktion später erwähnt wird. Die Ausgänge der Anordnungen 42 und 44 sowie eines Adressenrechners 50, die alle auf der Leitung 41 zusammenführen, sind normalerweise hochohmig und geben nur bei Steuersignalen auf entsprechenden, nicht dargestellten Steuerleitungen ein Datenwort niederohmig auf diese Leitung 41.

[0027] Ein auf der Leitung 35 eintreffendes Datenwort, das einen Zeichencode vom Prozessor darstellt, wird in der Anordnung 42 in eine Adresse übersetzt, im einfachsten Falle durch Verschiebung um eine Anzahl Stellen, und über die Leitung 41 in ein bestimmtes der Adressenregister 46 eingeschrieben. Dieses Adressenregister ist über eine Leitung 43 ausgewählt, die über einen Multiplexer 48 von der Leitung 25 eine bestimmte Adresseninformation vom Prozessor (siehe Fig. 2) oder von der Leitung 55 eine bestimmte Adresseninformation von der internen Ablaufsteuerung, die später erläutert wird, erhält. Der Multiplexer 48 wird vorzugsweise durch ein Steuersignal vom Prozessor auf der Leitung 21 gesteuert.

[0028] Die in dem ausgewählten Adreßregister 46 gespeicherte Adresse wird auf der Leitung 45 ausgegeben und um eine Anzahl höchstwertiger Bits aus dem Register 60 ergänzt, um auf die volle Breite der Adressen für den Speicher zu kommen, wobei gleichzeitig durch den Inhalt dieses Registers 60 bestimmte Speicherbereiche ausgewählt werden können. Tatsächlich enthält das Register 60 zwei Werte, damit beim Adressieren für das Auslesen und für das Einschreiben verschiedene Speicherbereiche angesprochen werden können.

[0029] Im übrigen führt die Leitung 45 u.a. auch auf den einen Eingang des Adressenrechners 50, der am anderen Eingang über die Leitung 47 von einem Multiplexer 52, der außerdem ein Speicherregister enthält, weitere Daten erhält. Im vorliegenden Falle bei der Umsetzung von Zeichencodes in Codewörter wird der Multiplexer 52 über nicht dargestellte Steuerleitungen so eingestellt, daß er auf der Leitung 47 Daten der Leitung 49 abgibt, die von einem kleinen Festwertspeicher 54 geliefert werden, der über die Leitung 51 angesteuert wird. Dieser liefert beispielsweise einen positiven Einheitsschritt, so daß der Adressenrechner 50 die zugeführte Adresse um eine Einheit erhöht und wieder der Leitung 41 zum Zurückschreiben in das Adressenregister 46 zuführt. Dadurch wird anschließend die folgende Speicherstelle adressiert, die insbesondere die Information der zweiten Bildzeile eines Zeichensymbolfeldes enthält, und in dieser Form wird nacheinander die gesamte Information eines Zeichensymbols adressiert. Diese Information wird in der Anordnung nach Fig. 3 verarbeitet, wie dort beschrieben wurde.

[0030] Die über die Leitung 35 zugeführten Daten können jedoch auch direkt eine Adresse darstellen, beispielsweise zur unmittelbaren Beeinflussung einzelner Bildpunkte oder größerer Bildbereiche, wobei dann diese Daten über den Schalter 44 direkt der Leitung 41 zugeführt werden. Im letzteren Falle können beispielweise größere Bildbereiche mit einem Anfangspunkt und den Dimensionen in Höhe und Breite angegeben werden, beispielsweise zum Verändern des Inhalts dieses Bildbereiches oder zum Ersetzen der Information dieses Bildbereiches durch andere Informationen aus dem Speicher. Da in diesem Falle die gleichen Operationen für viele Bildpunkte nacheinander ablaufen, braucht dieser Ablauf nicht mehr vom Prozessor im einzelnen gesteuert zu werden, sondern kann mit Hilfe der noch zu beschreibenden internen Ablaufsteuerung vollständig selbständig gesteuert werden. Die Angaben über den zu verändernden Bildbereich und ggf. über die Daten, die dort eingefügt werden sollen, werden in einzelne vorgegebene Register 46 eingeschrieben, die vom Prozessor über die Leitung 25 ausgewählt werden, und danach wird der Multiplexer 48 umgeschaltet, um die Adressenauswahl über die Leitung 55 aus der internen Ablaufsteuerung vorzunehmen.

[0031] Bei Vorgabe eines Anfangspunktes und der Größe eines Bildbereiches, der weitgehend selbständig bearbeitet werden soll, muß geprüft werden, wann das Ende des Bereiches erreicht ist. Dazu wird zunächst aus Anfangswert und Größe der Endwert im Adressenrechner 50 berechnet und dieser berechnete Wert über ein Adressenregister 46 in ein Register 56 eingeschrieben, das seinen Inhalt über die Leitung 53 einem Vergleicher 58 zuführt, der an seinem anderen Eingang die momentane Adresse der Leitung 45 empfängt. Nun werden nacheinander die einzelnen Bildpunkte des gewünschten Bildbereich bearbeitet, und wenn der Endpunkt erreicht ist, gibt der Vergleicher 58 am Ausgang 59 ein Signal ab, das die interne Ablaufsteuerung beeinflußt.

[0032] Auf ähnliche Weise können die Adressen für noch weitere ähnliche Abläufe weitgehend intern erzeugt werden, ohne daß der Prozessor im einzelnen für deren Steuerung erforderlich ist. Die dafür notwendigen Steuersignale, insbesondere für das Einschreiben und Auslesen von Registern und das Umschalten von Multiplexern, kann größtenteils von einer internen Ablaufsteuerung geliefert werden, die in Fig. 5 näher dargestellt ist. Diese enthält einen Festwertspeicher 62 mit einer sehr großen Wortbreite, die alle erforderlichen Steuersignale ohne weitere Decodierung unmittelbar enthält. Der dafür erforderliche Aufwand ist jedoch sehr begrenzt, da nur ganz bestimmte Abläufe vorkommen und somit nur wenige unterschiedliche Schritte, d.h. wenige unterschiedliche Datenwörter in dem Festwertspeicher 62 erforderlich sind.

[0033] Die Adressierung des Festwertspeichers 62 erfolgt über einen Zähler 64, die Steuerung des Zählers 64 erfolgt über einen Eingang 61, über den der Zähler 64 beispielsweise rückgesetzt, mittels eines Taktsignals weitergezählt oder auch auf eine Stellung gesetzt werden kann, die über die Leitung 67 zugeführt wird. Diese wird von einem Multiplexer 66 geliefert, und zwar durch Prozessordaten auf der Leitung 35, durch Daten auf der Leitung 69, die aus bestimmten Datenbits insbesondere der Leitung 31 (Fig. 3) und Signalzuständen anderer Schaltungsteile wie am Ausgang 59 des Vergleichers 58 (Fig. 4) zusammengesetzt sind, oder durch vom Festwertspeicher 62 auf der Mehrfachleitung 63 erzeugte Daten, wobei die Auswahl ebenfalls von bestimmten Bits des aus dem Festwertspeicher 62 ausgelesenen Datenwortes über die Leitung 65 gesteuert wird. Durch das Setzen des Zählers 64 auf eine auf der Leitung 63 vom Festwertspeicher 62 gelieferte Stellung lassen sich leicht Ablaufschleifen realisieren, während durch die Daten auf den Leitungen 35 und 69 bestimmte Abläufe ausgewählt werden, die insbesondere im letzteren Fall von internen Bedingungen abhängen. Der Festwertspeicher 62 liefert ferner über die Leitung 51 die Adresse für den Festwertspeicher 54 für die Festwerte bei der Adressenberechnung mittels des Adressenrechners 50 in Fig. 4, über die Leitung 55 die Auswahl der Adressenregister 46 in Fig. 4 sowie auf der Mehrfachleitung 57 weitere Steuersignale für insbesondere die Register und Multiplexer der Anordnungen nach Fig. 3 und Fig. 4.

Ansprüche

1. Anordnung zum Erzeugen von Bildsignalen, insbesondere Farbbildsignalen, für die sequentielle Darstellung der Bildpunkte eines matrixförmig aufgebauten Bildes aus zugeführten Bildinformationen, die als Folge einzelner Mehrbitzeichen eingehen, deren Bitkombination entweder den Farbwert jeweils eines Bildpunktes oder jeweils ein darzustellendes Zeichensymbol in einem Feld aus mehreren Bildpunktzeilen mit je mehreren Bildpunkten oder einen Steuercode zur Angabe von Attributen der darzustellenden Zeichensymbole wie z.B. Farbton des Zeichensymbols und Hintergrundfarbe angeben, mit

- einem Prozessor (12), der die Verarbeitung der eingehenden Mehrbitzeichen steuert,

- einem ersten Speicher (16), der von Zeichencodes, die von den jeweils ein darzustellendes Zeichensymbol angebenden Mehrbitzeichen abgeleitet sind, und durch die Nummer der Bildpunktzeile adressiert wird und jeweils eine die Bildpunkte in der betreffenden Bildpunktzeile angebende Bitfolge abgibt,

- einem zweiten Speicher (16) zur Aufnahme von Codewörtern, die wiederholt sequentiell synchron zur Darstellung der Bildpunkte ausgelesen werden und

- einer Umsetzanordnung (26), die die aus dem zweiten Speicher ausgelesenen Codewörter in serielle, zur Darstellung der Bildpunkte synchrone Bildsignale umsetzt,

dadurch gekennzeichnet, daß eine Steueranordnung (22) vorgesehen ist, die aus dem ersten Speicher (16) ausgelesene Bitfolgen mit vom Prozessor (12) zugeführten Daten, die von den Steuercodes zur Angabe der Attribute abgeleitet sind, verknüpft und dabei die Codewörter erzeugt, die je die vollständige Bildinformation einer Anzahl aufeinanderfolgender Bildpunkte enthalten, und diese erzeugten Codewörter in den zweiten Speicher (16) an Speicherstellen einschreibt, deren Adressen eine gesonderte, vom Prozessor (12) unabhängige Adressensteueranordnung (28) aus Adresseninformation des Prozessors (12) erzeugt.

2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Steueranordnung (22) eine Maskieranordnung (30) aufweist, die abhängig von ersten, vom Prozessor (12) zugeführten Daten Teile einer vom ersten Speicher (16) zugeführten Bitfolge oder eines vom zweiten Speicher (16) zugeführten Codewortes durch entsprechende Teile von zweiten, vom Prozessor (12) zugeführten Daten ersetzt.

3. Anordnung nach Anspruch 2,
dadurch gekennzeichnet, daß die Maskieranordnung (30) für jedes Bit des Codewortes einen Umschalter aufweist, der dem Codewortausgang (31) wahlweise abhängig von einer vom Prozessor (12) gelieferten Maskierinformation, die in einem Register (36) zwischengespeichert ist, die Information der Bitfolge bzw. des Codewortes oder der vom Prozessor (12) zugeführten Daten zuführt.

4. Anordnung nach Anspruch 3,
dadurch gekennzeichnet, daß der Maskieranordnung (30) eine Schiebeanordnung (34) für die vom ersten Speicher (16) zugeführten Bitfolgen vorgeschaltet ist, die jedes Bit einer Bitfolge um eine von der Stelle in der Bitfolge abhängige Anzahl Stellen verschiebt und jeweils mehreren benachbarten Bitstellen gleiche Werte zuordnet.

5. Anordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die Adressensteueranordnung (28) einen Adressenrechner (50) zum Ändern der Adressen in vorgegebenen Schritten,
adressierbare, vom Prozessor ladbare Adreßregister (46) und einen Vergleicher (58) zum Vergleichen einer vom Adressenrechner (50) geänderten Adresse mit einer in einem ausgewählten Adressenregister (56) gespeicherten Adresse enthält.

6. Anordnung nach Anspruch 5,
dadurch gekennzeichnet, daß die Werte für die Schrittweite zum Ändern der Adressen in einen Festwertspeicher (54) in der Adressensteueranordnung (28) gespeichert sind.

7. Anordnung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß die Steueranordnung (22) eine Ablaufsteuerung aus einem Zähler (64) und einem von diesem adressierten Festwertspeicher (62) enthält, von dessen Ausgängen einige über einen dritten Umschalter (66) mit Setzeingängen des Zählers (64) verbunden sind und weitere Ausgänge (51, 55, 57) Steuerleitungen insbesondere für die Register (32, 36, 38), die Maskieranordnung (30) und die Adressensteueranordnung (28; 54, 48) bilden.

8. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daS die Steueranordnung (22), die Adressensteueranordnung (28) und die Umsetzanordnung (26) in einer einzigen monolithisch integrierten Schaltungsanordnung enthalten sind.

Claims

1. An arrangement for generating picture signals, particularly colour picture signals for the sequential display of the pixels of a picture in the form of a matrix from supplied picture information components which are received as a sequence of separate words whose bit combination indicates either the chromaticity of a pixel or of a character to be displayed in a field comprising a plurality of lines each having a plurality of pixels, or a control code for indicating attributes of the characters to be displayed such as, for example, the chromaticity of the character and background colour, said arrangement comprising

- a processor (12) controlling the processing of the received words,

- a first memory (16) which is addressed by character codes derived from the words indicating a character to be displayed and by the pixel line number and which supplies a bit sequence indicating the pixels in the relevant pixel line,

- a second memory (16) for storing code words which are repeatedly read in a sequential synchronous manner with the display of the pixels, and

- a converter (26) which converts the code words read from the second memory into serial, synchronous picture signals for displaying the pixels,

characterized in that a control circuit (22) is provided which combines bit sequences read from the first memory (16) with data supplied by the processor (12), which data are derived from the control codes for indicating the attributes, and which generates the code words each comprising the complete picture information of a number of successive pixels, and which writes said generated code words into memory locations of the second memory (16) whose addresses are generated from address information of the processor (12) by a separate address control circuit (28) which is independent of the processor (12).

2. An arrangement as claimed in Claim 1, characterized in that the control circuit (22) includes a masking circuit (30) which, dependent on the first data supplied by the processor (12), replaces parts of a bit sequence supplied by the first memory (16) or a code word supplied by the second memory (16) by corresponding parts of second data supplied by the processor (12).

3. An arrangement as claimed in Claim 2, characterized in that for each bit of the code word the masking circuit (30) includes a change-over switch which applies the information of the bit sequence or of the code word or the data supplied by the processor (12) to the code word output (31) in a manner which is optionally dependent on a masking information supplied by the processor (12) and stored in a register (36).

4. An arrangement as claimed in Claim 3, characterized in that the masking circuit (30) precedes a shift circuit (34) for the bit sequences supplied by the first memory (16), which shift circuit shifts each bit of a bit sequence by a number of positions dependent on the position in the bit sequence and assigns equal values to a plurality of neighbouring bit locations.

5. An arrangement as claimed in any one of Claims 1 to 4, characterized in that the address control circuit (28) comprises an address computer (50) for changing the addresses into predetermined steps, addressable address registers (46) which can be charged by the processor and a comparator (58) for comparing an address changed by the address computer (50) with an address stored in a selected address register (56).

6. An arrangement as claimed in Claim 5, characterized in that the values for the step width to change the addresses are stored in a read-only memory (54) in the address control circuit (28).

7. An arrangement as claimed in any one of Claims 1 to 5, characterized in that the control circuit (22) comprises a run control unit consisting of a counter (64) and a read-only memory (62) which can be addressed by said unit, some outputs of said memory being connected via a third change-over switch (66) to set inputs of the counter (64) and further outputs (51, 55, 57) constituting control lines particularly for the registers (32, 36, 38), the masking circuit (30) and the address control circuit (28; 54, 48).

8. An arrangement as claimed in any one of the preceding Claims, characterized in that the control circuit (22), the address control circuit (28) and the converter (26) are comprised in a single monolithic integrated circuit arrangement.

Revendications

1. Générateur de signaux d'image, en particulier de signaux d'image couleur, pour la visualisation séquentielle des points d'image d'une image de structure matricielle à partir d'informations d'image appliquées qui arrivent sous la forme d'une séquence de caractères multibits individuels dont les combinaisons de bits indiquent chaque fois la valeur chromatique d'un point d'image ou un symbole de caractère à visualiser dans un champ à partir de plusieurs lignes de points d'image comportant chacune plusieurs points d'image ou un code de commande pour désigner les attributs du symbole de caractère à visualiser, notamment, par exemple la nuance de couleur du symbole de caractère et la couleur du fond, ce générateur comportant un processeur (12) qui commande le traitement des caractères multibits entrants, une première mémoire (16) qui est adressée par des codes de caractères, qui sont dérivés des caractères multibits indiquant chaque fois un symbole de caractère à visuaiiser, et par le numéro de la ligne de points d'image, et fournit respectivement une séquence de bits indiquant les points d'image dans la ligne de points d'image concernée, une seconde mémoire (16) pour recevoir des mots de code, qui sont lus de manière répétée séquentiellement et en synchronisme avec la visualisation des points d'image et un dispositif de conversion (26) qui transforme les mots de code lus dans la seconde mémoire en signaux d'image série synchrones avec la représentation des points d'image, caractérisé en ce qu'il est prévu un dispositif de commande (22) qui combine des séquences de bits lues dans la première mémoire (16) avec des données appliquées par le processeur (12) et dérivées des codes de commande pour indiquer leur attribut, qui produit alors les mots de code contenant respectivement l'information d'image complète d'un certain nombre de points d'image successifs et qui transcrit ces mots de code produits dans des positions de mémoire de la seconde mémoire (16), dont un dispositif de contrôle d'adresses (28) séparé indépendant du processeur (12) produit les adresses à partir des informations d'adresses du processeur (12).

2. Générateur selon la revendication 1, caractérisé en ce que le dispositif de commande (22) présente un dispositif de masquage (30), qui remplace, en fonction des premières données appliquées par le processeur (12), des parties d'une séquence de bits appliquée par la première mémoire (16) ou d'un mot de code appliqué par la seconde mémoire (16) par des parties correspondantes des secondes données appliquées par le processeur (12).

3. Générateur selon la revendication 2, caractérisé en ce que le dispositif de masquage (30) présente, pour chaque bit du mot de code, un inverseur qui applique à la sortie (31) de mot de code, au choix, en fonction d'une information de masquage fournie par le processeur (12), qui est tamponnée dans un registre (36), l'information de la séquence de bits ou du mot de code ou encore des données appliquées par le processeur (12).

4. Générateur selon la revendication 3, caractérisé en ce qu'en aval du dispositif de masquage (30) est connecté un dispositif de décalage (34) pouvant être commandé et destiné aux séquences de bits appliquées par la première mémoire (16), ce dispositif décalant chaque bit d'une séquence de bits d'un nombre de positions dépendant de la position dans la séquence de bits et attribuant des valeurs identiques respectivement à plusieurs positions de bits voisines.

5. Générateur selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le dispositif de contrôle d'adresses (28) contient un calculateur d'adresses (50) afin de modifier des adresses selon des incréments prédéterminés, un registre d'adresses (46) adressable pouvant être chargé par le processeur et un comparateur (58) pour comparer une adresse modifiée par le calculateur d'adresses (50) avec une adresse mémorisée dans un registre d'adresses (56) sélectionné.

6. Générateur selon la revendication 5, caractérisé en ce que les valeurs des incréments pour modifier les adresses dans une mémoire morte (54) sont mémorisées dans le dispositif de contrôle d'adresses (28).

7. Générateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que le dispositif de commande (22) contient une commande de déroulement constituée d'un compteur (64) et d'une mémoire (62) morte adressée par celui-ci, dont certaines sorties sont connectées aux entrées de positionnement du compteur (64) via un troisième inverseur (66) et d'autres sorties (51, 55, 57) forment des lignes de commande, en particulier pour les registres (32, 36, 38), le dispositif de masquage (30) et le dispositif de contrôle d'adresses (28; 54, 48).

8. Générateur selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif de commande (22), le dispositif de contrôle d'adresses (28) et le dispositif de conversion (26) sont contenus dans un montage de circuit intégré monolithique unique.

Zeichnung