La présente invention a pour objet une source de courant à gamme étendue de tensions de sorties, dans lequel le trajet émetteur-collecteur d'un transistor principal agencé de manière à définir la valeur du courant de la source de courant est disposé en série avec le trajet émetteur-collecteur d'au moins un transistor de sortie.

La disposition en série d'au moins un transistor de sortie permet d'atteindre des tensions de sortie supérieures à celles que permet normalement le procédé de fabrication du circuit intégré pour un transistor, mais dans ce cas, la tension de sortie maximale diffère notablement de la tension d'alimentation disponible, et ce d'autant plus que le nombre de transistors de sortie est élevé.

L'invention propose une source de courant du type précité, ayant une valeur de courant relativement élevée, et susceptible de fonctionner pour des tensions de sortie évoluant entre une tension collecteur-émetteur d'un transistor de sortie en mode saturation V_CEsat et une valeur aussi voisine que possible de la tension d'alimentation.

Le principe de base de l'invention consiste à associer à chaque transistor de sortie un transistor de commande du type opposé ayant un potentiel d'émetteur fixé par bouclage sur un étage différent, et à faire fonctionner les transistors de sortie en BV_CEO pour les faibles tensions de sortie.

La source de courant selon l'invention est ainsi caractérisée en ce qu'elle comporte n transistors de sortie avec n≧2, le premier transistor de sortie ayant son collecteur connecté à l'émetteur du transistor principal, le p^ème transistor, avec 1<p≦n, ayant son collecteur connecté à l'émetteur du (p-1)^ème transistor, l'émetteur du n^ème transistor constituant la sortie de la source de courant et en ce qu'a chaque q^ème transistor de sortie est associé un q^ème transistor de commande du type opposé dont la base comporte au moins une diode dans le sens direct et référencée à un q^ème potentiel de référence, dont le collecteur est connecté à la base du q^ème transistor de sortie correspondant, et dont l'émetteur est connecté au collecteur du (q-r)^ème transistor de sortie pour q>r, et au collecteur du transistor principal ainsi qu'à une source de tension d'alimentation pour q≦r, avec r≧1.

Selon un mode de réalisation préféré, r est inférieur ou égal à la partie entière de b diminuée d'une unité, b désignant le rapport entre les BV_CEO des transistors npn et pnp, par exemple r = 2 et p = 5.

Selon une variante avantageuse, lesdits potentiels de référence sont fixés chacun à la valeur maximale correspondant à la valeur minimale possible pour les tensions collecteur-émetteur des transistors de sortie en régime de saturation V_CEsat.

L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en liaison avec les dessins qui représentent :

• les figures 1 à 3, des montages d'essai non publiés de la Demanderesse donnés à titre d'illustration,
• la figure 4, un mode de réalisation de l'invention.

Selon la figure 1, un transistor principal T₀ de type pnp a son émetteur relié à une source de tension d'alimentation V_c à travers une résistance R₀, et son collecteur connecté à l'émetteur d'un transistor T₁ dont le collecteur est lui-même connecté à l'émetteur d'un transistor T₂. La base des transistors T₁ et T₂ est connectée à deux diodes en série et dans le sens direct (D₁, D'₁) et (D₂, D'₂) et dont la fonction est de forcer le fonctionnement des transistors T₁ et T₂ en BV_CEO pour des faibles niveaux de tension de sortie V_s.

On remarquera que le brevet US 3 940 683 divulgue un circuit de conception différente, et consistant en une source de courant présentant des transistors en cascade, dont seul le transistor principal a une diode en direct dans la base.

Le nombre de diodes nécessaire est dicté par les valeurs des tensions qu'elles doivent supporter. Dans ce but, la cathode des diodes D'₁ et D'₂ (point A et B respectivement) sont portées à des potentiels fixés par des sources de courant (T''₁, R''₁) et (T''₂, R''₂) respectivement et la valeur de résistances R₁ et R₂ disposées respectivement entre les points A et B et le pôle de mode commun.

Un transistor T₃ dont la base et le collecteur sont court-circuités et coopérant avec une source de courant I₃, forme un miroir de courant de manière classique avec les transistors T₀, T''₁ et T''₂. La tension de sortie Vs est disponible au collecteur du transistor T₂. Cette tension de sortie évolue suivant la charge appliquée au collecteur du transistor T₂.

Lorsque la tension de sortie Vs est faible (par exemple de l'ordre de 0,7V), les transistors T₁ et T₂ travaillent dans le mode BV_CEO, le transistor T₀ restant dans un mode de fonctionnement classique. Lorsque la tension de sortie Vs approche de la valeur de la tension d'alimentation Vc (par exemple 30V), les transistors T₁, T₂ et T₃ travaillent en saturation.

Le problème de ce montage est la difficulté de réaliser des transistors pnp intégrés fournissant un courant collecteur suffisant pour certaines applications, par exemple 1mA pour alimenter une diode Varicap d'un tuner de récepteur radio ou TV.

Selon la figure 2, ce problème de courant est solutionné en mettant en oeuvre des cellules comportant un transistor pnp et un transistor npn. Le courant de collecteur du transistor pnp est divisé par le gain en courant β du transistor npn associé, qui peut quant à lui fournir un courant suffisant.

Selon la figure 2, chaque cellule se compose d'un transistor npn (T₁₀....T₁₅) et d'un transistor pnp (T'₁₀...T'₁₅) le collecteur du transistor pnp étant connecté à la base du transistor npn, et l'émetteur du transistor pnp, au collecteur des transistors npn. Ce type de cellule est connu en soi, pour des sources de courant, du brevet GB 1 285 621 (fig.9) ou des demandes de brevet allemandes DE-OS 2 157 626 ou DE-OS 2 738 205. Les transistors T'₁₁ à T'₁₃ présentent des diodes en direct respectivement D₁₁, D₁₂, D₁₃, D₁₄ et D'₁₄, D₁₅ et D'₁₅ connectées à leur base et référencées chacune à un potentiel fixe donné. Des transistors T₁₆ et T₁₇ sont agencés de manière à former avec le transistor T₁₀ un miroir de courant.

On a ainsi remplacé trois transistors pnp par six cellules en raison du fait que le BV_CEO d'un npn est inférieur à celui d'un pnp, dans le cas d'espèce d'un facteur d'environ 3.

Le problème de ce montage est que, lorsque V_s, tension de sortie disponible sur l'émetteur de T₁₅, augmente, sa valeur maximale V_smax se trouve limitée à
V_c - 6V_BEnpn - 6V_{CEsat pnp}
avec
V_BEnpn = tension base-émetteur d'un transistor npn≃0,8V
V_p = V_CEsat pnp = tension collecteur-émetteur d'un transistor pnp saturé ≃0,1V
soit
V_smax = Vc -5,4V
   La figure 3 correspond à un montage permettant de diminuer cet écart et de le ramener à environ 6V_{CEsat npn}. Pour ce faire, des émetteurs des transistors T'₁₀ à T'₁₅ ne sont plus connectés aux collecteurs des transistors T₁₀ à T₁₅, mais référencés à des potentiels fixes à travers des résistances R'₁₀ à R'₁₅.

Pour des faibles niveaux de sortie, le transistor T'₁₅ doit fonctionner au maximum en BV_CEO, et la tension d'émetteur du transistor T'₁₅ doit être fixée à environ V_s(min) + V_BEnpn + BV_CEO, V_s(min) désignant la valeur minimale de la tention V_s.

Par contre, pour des forts niveaux de sortie, la tension de collecteur du transistor T'₁₅ doit être très voisine de V_C. Ceci implique un fonctionnement en inverse de ce transistor et donc les limitations de l'utilisation de ce montage en ce qui concerne les niveaux de sortie.

Selon la figure 4, le montage suivant l'invention comporte des transistors T₃₀ à T₃₅ de type npn dont les trajets collecteur-émetteur sont connectés en série comme ceux des transistors T₁₀ à T₁₅.

Un transistor T'₃₀ dont le collecteur est connecté à la base du transistor T₃₀, et dont l'émetteur est connecté à la source de tension d'alimentation V_C est monté de manière classique en miroir de courant avec des transistors T₃₆ et T₃₇. Des transistors T'₃₁ à T'₃₅ constituant des transistors de commande associés respectivement aux transistors de sortie T₃₁ à T₃₅ ont leur collecteur connecté à la base respectivement des transistors T₃₁ à T₃₅. L'émetteur des transistors T'₃₁ et T'₃₂ est connecté à la source de tension d'alimentation V_C, alors que celui des transistors T'₃₃ à T'₃₅ est connecté au collecteur des transistors respectivement T₃₁ à T₃₃. Les bases des transistors T'₃₁ à T'₃₅ sont connectées à des diodes en direct respectivement D₃₁, D₃₂, D₃₃ et D'₃₃, D₃₄ et D'₃₄, D₃₅ et D'₃₅, qui ont pour fonction de permettre le fonctionnement en BV_CEO aux faibles tensions de sortie Vs à l'émetteur du transistor T₃₅. Le potentiel de référence de base des transistors T'₃₁ à T'₃₅ est déterminé par des sources de courant constituées par des transistors T''₃₁ à T''₃₅ montés en miroir de courant avec les transistors T₃₆ et T₃₇, et par quatre résistances disposées en série R₃₂ à R₃₅. Les résistances R₃₂ à R₃₄ sont connectées en parallèle entre les cathodes des diodes respectivement D₃₂ et D'₃₃. (points A' et B'), D'₃₃ et D'₃₄ (points B' et C'), D'₃₄ et D'₃₅ (points C' et D'). La résistance R₃₅ est connectée entre la cathode de la diode D'₃₅ et le pôle de mode commun.
Ce montage correspond à un cas où V_c ≦ 6 BV_CEO(npn) pour assurer la tenue en tension, et pour lequel on a :

${\text{3BV}}_{\text{CEO}}{\text{(npn) = BV}}_{\text{CEO}}\text{(pnp)}$

   A faible tension de sortie Vs, c'est le rapport b entre les BV_CEO des transistors npn et pnp qui permet de connecter le collecteur d'un transistor de commande avec celui d'un transistor de sortie décalé de b-1 = 2 rangs. D'une manière générale, on peut réaliser un décalage d'un nombre de rangs égal au maximum, à (partie entière de b)-1, soit E(b)-1.

Aux tensions de sortie élevées, le potentiel émetteur par exemple du transistor T'₃₅ est le même que celui du collecteur du transistor T₃₃ ce qui évite l'inconvénient du montage expérimental de la figure 3, puisque la tension d'émetteur des transistors T'₃₃, T'₃₄ et T'₃₅ évolue en fonction de la tension de sortie V_s.

En outre, et comme on va le montrer maintenant, la tension maximale disponible en sortie est plus proche de V_c que dans le cas du montage expérimental de la figure 2
Soit V_BE la tension base-émetteur d'un transistor (environ 0,7V)
Soit V_n la tension collecteur-émetteur d'un transistor npn saturé
Soit V_p la tension collecteur-émetteur d'un transistor pnp saturé.

Pour les tensions de sortie V_s élevée, les transistors T₃₀ à T₃₅ et T'₃₀ à T'₃₅ sont saturés.
La tension d'émetteur de T₃₀ peut atteindre la valeur
V_c-V_p-V_BE
La tension d'émetteur de T₃₁ peut atteindre la valeur
V_c-V_p-V_n-V_BE
La tension d'émetteur de T₃₂ peut atteindre la valeur
V_c-V_p-2V_n-V_BE
La tension d'émetteur de T₃₃ peut atteindre la valeur
V_c-2V_p-2V_BE
La tension d'émetteur de T₃₄ peut atteindre la valeur
V_c-2V_p-V_n-2V_BE.

La tension maximale de sortie Vs disponible à l'émetteur du transistor T₃₅, peut atteindre la valeur V_c-2V_p-2V_n-2V_BE.

A titre d'exemple, un procédé de fabrication de circuits intégrés bipolaires permettant l'intégration simultanée de circuits analogiques et numériques, présente les valeurs caractéristiques suivantes :
V_n = 0,1V V_p = 0,1V V_BE ≃ 0,8V
BV_CEO npn = 5V BV_CEOpnp = 15V
   La tension maximale admissible est alors :
Vs = Vc - 1,8V
   Avec le nombre de transistors en cascade de la figure 4, on peut alimenter le circuit sous 30V, ce qui permet par exemple de faire fonctionner une diode Varicap entre environ 0,7 et 28V. Les diodes étant réalisées à partir de transistors npn, supportant une tension maximale de 20V (fonctionnement en BV_CBO), et les tensions à supporter étant supérieures à cette valeur pour les bases des transistors T'₃₃ à T'₃₅, deux diodes sont nécessaires pour ces transistors .

Une condition à respecter est que les transistors T₃₀ et T'₃₀ ne partent pas en avalanche car ce sont les deux transistors qui limitent le courant.

Le pont de résistances R₃₂ à R₃₅ est avantageusement prévu pour que le potentiel de base des transistors T'₃₃ à T'₃₅ ait la valeur maximale correspondant à la valeur minimale possible pour les tensions collecteur-émetteur des transistors T₃₀ à T₃₂. En effet, la tension collecteur du transistor T₃₁ par exemple vaut V_B′ + 3V_BE, V_B′ désignant la tension au point B'.
Soient V_A', V_C' et V_D′ les potentiels des points A', C' et D'.

On peut par exemple utiliser la relation :

${\text{V}}_{\text{C}}{\text{-V}}_{\text{A′}}{\text{= V}}_{\text{D31}}{\text{+ V}}_{\text{BE}}\text{(T'₃₁)}$

avec
V_D31 = tension aux bornes de la diode D₃₁
V_BE(T'₃₁) = tension base-émetteur du transistor T'₃₁ en région BV_CEO.
Les tensions des points B', C' et D' résultent alors de la condition imposée par la relation précédente.

Le schéma de la figure 4 permet donc d'obtenir les avantages procurés par ceux des figures 2 et 3 sans présenter leurs défauts. Le schéma de la figure 4 présente un avantage supplémentaire, en ce sens que la différence entre les courants collecteur des transistors T₃₀ et T₃₅ est faible, contrairement au cas de la figure 3, car les courants consommés par les transistors pnp sont réinjectés sur les transistors npn.

Un autre avantage de ce montage est qu'il peut fonctionner même dans le cas où les transistors T'₃₃ à T'₃₅ sont dans le mode BV_CEO, étant donné que le courant principal est limité par le transistor T₃₀.