Circuit à transistor MOS de puissance commandé par un dispositif à deux pompes de charge symétriques

Abstract

 La présente invention concerne un circuit comprenant un transistor MOS de puissance (MP) du type nécessitant pour sa mise en conduction une tension de grille supérieure à la tension d'alimentation (VCC) quand son drain (DP) est relié à la source d'alimentation et sa source (SP) à une charge (L). Ce circuit comprend en outre pour réguler sa tension de sortie une boucle d'asservissement agissant sur la grille du transistor MOS dont la tension de mise en conduction est fournie par un circuit élévateur formé d'un premier circuit du type à diode-capacité dit première pompe de charge (P1). Le circuit élévateur comprend un deuxième circuit du type à diode-capacité dit deuxième pompe de charge (P2) fonctionnant en alternance avec le premier.

Description

[0001] La présente invention concerne le domaine des transis­tors MOS de puissance, et plus particulièrement les transistors MOS de puissance réalisés selon la technologie dite DMOS (MOS diffusé) à canal N qui nécessitent, quand leur drain est relié à une source d'alimentation et leur source à une charge, une ten­sion de grille supérieure à la tension d'alimentation.

[0002] La figure 1A représente un circuit comprenant un tran­sistor MOS de puissance MP à canal N dont le drain DP est relié à une première borne 1 d'une source d'alimentation qui délivre une tension VCC positive et dont la source SP est reliée à une borne de sortie 2 du circuit. Une charge L est connectée entre cette borne de sortie 2 et la deuxième borne 3 de la source d'alimenta­tion. Habituellement, la borne 3 est connectée à la masse.

[0003] De façon classique, la tension de grille supérieure à la tension d'alimentation est fournie par un circuit dit "pompe de charge" dont un exemple est représenté dans le block P1. Un commutateur 4 est connecté par des bornes 5 et 6 aux bornes 1 et 3 de la source d'alimentation, respectivement. Il est relié à une horloge CK par une borne 7. Une source de tension auxiliaire 8, qui est interne au circuit et qui délivre une tension auxiliaire positive VS inférieure ou égale à VCC, est reliée à la borne de sortie 9 du commutateur par l'intermédiaire d'une diode 10 pola­risée en direct et d'une capacité 11. Celle des bornes de la capacité qui n'est pas connectée au commutateur est reliée à l'anode d'une diode 12 dont la cathode constitue la borne de sortie H de la pompe de charge.

[0004] Le signal d'horloge (courbe CK de la figure 1B) est formé d'une suite alternée régulière de niveaux hauts et de niveaux bas. Quande ce signal d'horloge est à son niveau haut, la sortie 9 du commutateur est reliée à la borne 3 de la source d'alimentation. Quand le signal d'horloge est à son niveau bas, la sortie 9 est reliée à la borne 1 de la source d'alimentation.

[0005] La sortie H de la pompe de charge est appliquée à la grille GP du transistor MOS MP à laquelle elle fournit des impul­sions de courant IG.

[0006] Le fonctionnement de ce circuit va être expliqué en relation avec la figure 1B qui représente le signal d'horloge CK, la tension V(H) au point H et la tension VE sur la borne de sortie 2 du circuit.

[0007] Quand le signal d'horloge CK est à son niveau haut, reliant ainsi la sortie 9 du commutateur à la masse, la capacité 11 se charge à une tension VS-Vd (Vd étant la chute de tension en direct d'une diode). La tension V(H) au point H est égale à VS-2Vd. Quand le signal d'horloge passe au niveau bas, la borne 9 étant alors reliée à la borne 1 sur laquelle est appliquée la tension VCC, la tension V(H) devient égale à VCC+VS-2Vd. La tension VCC+VS-2Vd est appliquée sur la capacité équivalente Cequ présente entre la grille du transistor MOS MP et la masse, la capacité Cequ stockant cette tension pendent les passages de l'horloge à niveau haut et se rechargeant lors de chaque passage de l'horloge à niveau bas.

[0008] Ainsi, la pompe de charge P1 permet de générer, de manière impulsionnelle, une tension V(H) supérieure à la tension de la source d'alimentation VCC sans avoir recours à une source d'alimentation externe au circuit.

[0009] Le montage à pompe de charge à fonctionnement par impulsions donne des résultats satisfaisants pour l'alimentation de la grille d'un transistor MOS tel que décrit ci-dessus. Toute­fois, des problèmes se posent quand on veut associer au circuit de commande des fonctions particulières, par exemple une régula­tion de la tension de sortie.

[0010] Dans la figure 1A, une telle régulation est assurée par un amplificateur opérationnel A muni d'une première entrée E1 connectée à la borne de sortie 2 et d'une deuxième entrée E2 reliée à la borne 3 de la source d'alimentation par l'intermé­diaire d'une source de tension de référence 14 de valeur VR. La sortie SG de l'amplificateur opérationnel A est connectée à la grille GP du transistor MOS de puissance MP. L'amplificateur opérationnel ajuste la tension de grille du transistor MP pour maintenir la tension de sortie VE sur la borne de sortie 2 du circuit à la tension de référence VR.

[0011] Cependant, lors de la régulation, il se pose, avec le circuit de la figure 1A, le problème de la génération d'un bruit parasite qui pertube le signal de sortie et empêche l'utilisation de ce circuit lorsqu'une grande stabilité du signal est requise.

[0012] Ce bruit provient de l'association de l'amplificateur opérationnel à une pompe de charge fournissant un courant IG de façon impulsionnelle. Pour en déterminant la cause précise et essayer d'y remédier, il est nécessaire d'examiner en détail la structure de l'amplificateur opérationnel.

[0013] La figure 2 représente un mode de réalisation de l'amplificateur opérationnel A de la figure 1A. Cet amplificateur opérationnel comprend un étage différentiel D et un étage de sortie S. L'étage différentiel D comprend de façon classique une paire de transistors bipolaires Q1, Q2 reliés de la façon repré­sentée à des transistors MOS de charge M3 et M4, respectivement, du type transistor MOS logique, et à une source de courant 21.

[0014] L'étage de sortie S comprend un transistor MOS logique M5 dont le drain D5 constitue la sortie SG de l'amplificateur opérationnel A et une capacité de compensation Ccomp destinée à assurer la stabilité de l'asservissement.

[0015] Pendant les périodes actives de la pompe de charge, le transistor M5 est passant et sa capacité grille-source C5 se charge. Pendant les périodes inactives, le transistor M5 se bloque. Cependant, la capacité C5 ne se décharge pas instanta­nément et la tension encore présente sur sa grille G5 maintient le transistor M5 passant pendant un petit laps de temps avant cette mise à l'état bloqué. Il en résulte une diminution de la charge de la capacité Cequ et un abaissement de la tension de grille du transistor MOS de puissance MP. La tension VE sur la borne de sortie 2 diminue. Quand le courant IG est à nouveau généré, la capacité Cequ est rechargée, la tension de grille du transistor MP augmente, la tension VE remonte à la valeur VR et l'amplificateur opérationnel redevient en mode d'asservissement. C'est ainsi la présence de la capacité grille-source C5 du tran­sistor M5 qui est à l'origine du bruit. Sur la figure 1B, le niveau de la tension de référence VR est indiqué en pointillés en face de la courbe VE.

[0016] Pour essayer de résoudre le problème susmentionné du bruit, des efforts ont été concentrés dans l'art antérieur sur l'amplificateur opérationnel.

[0017] Une première manière de diminuer le bruit consisterait notamment à réduire les dimensions du transistor M5 pour en dimi­nuer la capacité grille-source.

[0018] Cependant, pour assurer la stabilité de l'asservis­sement dans un circuit du type représenté, le critère de stabi­lité suivant doit être respecté :
gml/Ccomp < gm5/Cequ      (relation 1)
gml étant la pente de l'amplificateur différentiel et gm5 la pente du transistor MOS M5, il n'est pas possible de diminuer de façon importante les dimensions de ce transistor et donc la valeur de la capacité C5 si l'on veut que la relation 1 reste vraie.

[0019] Une deuxième manière de diminuer le bruit consisterait à supprimer la cause qui en a été indiquée précédemment, à savoir la capacité C5. Pour cela, il conviendrait d'utiliser au lieu d'un transistor MOS un transistor bipolaire.

[0020] Toutefois, cette solution serait incompatible avec les technologies actuellement utilisées pour réaliser simultanément des transistors MOS de puissance (tel que le transistor MP), des transistors MOS logiques (tels que les transistors M3 et M4), et des transistors bipolaires (tels que les transistors Q1 et Q2). En effet, dans ces technologies, un transistor bipolaire présente une diode dont l'anode est constituée par le substrat et la cathode par le collecteur. Si le substrat venait à être coupé de la masse, un signal perturbateur parviendrait à la grille du transistor MOS de puissance MP par l'intermédiaire de cette diode.

[0021] C'est ce qui fait que l'on est inévitablement amené à utiliser un transistor MOS M5 de type logique pour l'étage de sortie comme cela a été indiqué précédemment.

[0022] La présente invention propose une nouvelle solution au problème posé.

[0023] Selon l'invention, plutôt que d'essayer de perfec­tionner l'amplificateur d'asservissement, on propose de supprimer le fonctionnement impulsionnel de la pompe de charge.

[0024] Plus précisément, la présente invention prévoit de combiner à la pompe de charge décrite précédemment une deuxième pompe de charge fonctionnant en alternance avec la première.

[0025] En outre, étant donné qu'une pompe de charge, ou une paire de pompes de charge fournit un courant en impulsions, la présente invention prévoit de lisser le courant de grille au moyen d'un circuit à miroir de courant.

[0026] Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles :

les figures 1A et 1B, déjà décrites, représentent d'une part un circuit selon l'art antérieur (figure 1A) et d'autre part un ensemble de courbes correspondant à l'évolution dans le temps de signaux de tension par rapport à un signal d'horloge (figure 1B) ;

la figure 2 représente une vue détaillée de la struc­ture d'un amplificateur opérationnel du circuit de la figure 1A selon l'art antérieur ; et

les figures 3A et 3B représentent d'une part un circuit selon la présente invention (figure 3A) et d'autre part un ensemble de courbes correspondant à l'évolution dans le temps de signaux de tension et de courant par rapport à des signaux d'hor­loge (figure 3B).

[0027] La figure 3A représente un circuit selon la présente inention. On retrouve, comme sur la figure 1A, le transistor MOS de puissance MP, la charge L, la boucle d'asservissement compre­nant l'amplificateur opérationnel A, et la pompe de charge P1.

[0028] Par rapport au circuit de la figure 1A, il a été rajouté une deuxième pompe de charge P2 symétrique de la première pompe de charge P1 et un miroir de courant M.

[0029] La deuxième pompe de charge comprend un commutateur 4-1 ayant une borne 5-1 et une borne 6-1 connectées aux bornes 1 et 3 de la source d'alimentation, respectivement. Ce commutateur comprend également une borne 7-1 recevant des signaux d'horloge inversés CK* et une sortie 9-1 reliée à la source de tension auxiliaire 8 par l'intermédiaire d'une diode 10-1, polarisée en direct, et d'une capacité 11-1 située entre la diode 10-1 et le commutateur 4-1. Celle des bornes de la capacité 11-1 qui n'est pas connectée au commutateur 4-1 est reliée à l'anode d'une diode 12-1 dont la cathode est reliée à la borne de sortie H de la pompe de charge P1, cette cathode constituant la sortie de la pompe de charge P2.

[0030] Le miroir de courant M comprend par exemple deux tran­sistors MOS à canal P M1 et M2 dont les grilles et les sources sont interconnectées l'une à l'autre. Le drain D1 du transistor M1 est relié à sa grille et à une source de courant 13 imposant le passage d'un courant IR dans ce transistor et d'un courant proportionnel IG dans le transistor M2. Le drain D2 est relié à la grille GP du transistor MOS de puissance MP. Les sources S1 et S2 sont reliées à la borne H.

[0031] Les pompes de charge P1 et P2 fonctionnant en alter­nance l'une avec l'autre, la tension V(H) est maintenue, sans discontinuité, à un niveau proche de VCC+VS-2Vd. Cette tension reste donc supérieure ou égale à la tension de la grille GP et un courant IG circule en permanence. Grâce au circuit à miroir de courant, le courant IG est constant et non pas impulsionnel comme cela résulterait, en son absence, des phases de charge et de décharge brutale des condensateurs 11 et 11-1. Il en résulte que le problème de la charge et de la décharge de la capacité grille-source du transistor de l'étage de sortie de l'amplifi­cateur ne se pose plus.

[0032] Le fonctionnement du circuit est illustré par les cour­bes de la figure 3B qui représentent le signal d'horloge CK, le signal d'horloge inversé CK*, la tension V(H) au point H et le courant IG qui traverse le transistor M2.

[0033] En plus de la suppression du bruit, l'utilisation du procédé selon l'invention permet de choisir librement les dimen­sions du transistor M5 puisque la valeur de sa capacité grille-­source peut être augmentée sans inconvénient. En particulier, on pourra augmenter de façon notable ses dimensions pour améliorer la stabilité de l'asservissement.

Revendications

1. Circuit comprenant un transistor MOS de puissance (MP) du type nécessitant pour sa mise en conduction une tension de grille supérieure à la tension d'alimentation (VCC) quand son drain (DP) est relié à la source d'alimentation et sa source (SP) à une charge (L), et comprenant pour réguler sa tension de sortie une boucle d'asservissement agissant sur la grille du transistor MOS dont la tension de mise en conduction est fournie par un circuit élévateur formé d'un premier circuit du type à diode-capacité dit première pompe de charge, ce circuit étant réalisé dans une technologie susceptible d'incorporer dans une même puce de circuit intégré des transistors MOS de puissance, des transistors MOS logiques et des transistors bipolaires, caractérisé en ce que le circuit élévateur comprend un deuxième circuit du type à diode-capacité dit deuxième pompe de charge fonctionnant en alternance avec le premier et en ce que la première branche d'un miroir de courant, dont la deuxième branche est reliée à une source de courant prédéterminé (13), est intercalée entre le circuit élévateur et la grille (GP) du transistor MOS de puissance (MP).

2. Circuit selon la revendication 1, caractérisé en ce que chaque pompe de charge comprend :
- un commutateur (4, 4-1) fournissant un signal en créneaux, et
- un montage en série d'une capacité (11, 11-1) et d'une première diode (10, 10-1), ce montage étant connecté entre une source de tension auxiliaire (8) et la sortie (9, 9-1) du commutateur, de sorte que la capacité se charge quand la sortie du commutateur est à bas niveau, une deuxième diode (12, 12-1) étant connectée entre le point de connexion de la capacité et de la première diode et une borne d'utilisation (H) ;
et en ce que les commutateurs des deux pompes de charge fonctionnent en opposition de phase.

3. Circuit selon la revendication 1, caractérisé en ce que la boucle d'asservissement est composée d'un amplificateur opérationnel (A) et d'une source de tension de référence (14), l'amplificateur opérationnel comprenant une première entrée (E1) connectée à la source (SP) du transistor MOS de puissance (MP), une deuxième entrée (E2) reliée à la source de tension de référence et une sortie (SG) reliée à la grille (GP) du transistor MOS.

Dessins