Die Erfindung beschreibt eine Schaltungsanordnung mit Schaltstufen zur Erfassung und Anpassung sowie Schaltmittel zur Bereitstellung elektrischer Eingangssignale, die der Steuerungsebene mit potentialfreiem Bezug zur Eingangsebene angeboten werden, indem die Eingangsinformationen und die Steuersignale der Informationsübertragung von und zu einem Mikroprozessor über optische Koppelelemente transportiert werden, wobei eine zahlenmäßige Erweiterung der Informationseingänge durch Aufrüstung der Schaltstufen und Schaltmittel erreicht wird.
Nach dem Stand der Technik werden Peripheriebaugruppen, sogenannte Eingangsinterfaces, zur Zuführung und Bereitstellung digitaler Eingangssignale von systemexternen Befehlsgeräten wie beispielsweise Schalter, Taster, Relais und Sensoren an elektronische Steuerungssysteme benutzt.
Die Schaltungsanordnungen sind auf einer Leiterplatte aufgebracht und bringen das Eingangssignal auf ein für die Steuerungslogik verwendbares Verarbeitungsniveau. In der Technischen Dokumentation von E.A.Storz GmbH + Co KG (Dokument. Vers. 1.0, Ausgabe 09.89, Verfasser H.Muffler) ist eine typische Schaltungsanordnung einer Ein-/Ausgabekarte veröffentlicht. Die Schaltungen weisen zur Unterdrückung von Störsignalen für jeden Eingang eine Filterschaltung und zur Definierung des Schaltpegels einen Komparator auf, der das Eingangssignal auf eine Referenzspannung bezieht. Zur Potentialtrennung der Steuerungsebene von der externen Umgebung wird pro Eingang ein Optokoppler eingesetzt. Diese Maßnahme ist vom Bauteilbedarf her aufwendig und unwirtschaftlich.
In der DE-Z-: Design &Elektronik, H. 14, 5.Juli, 1988, Seiten 68, 69 wird eine galvanisch trennenden Datenerfassung beschrieben. Es wird dabei eine Schaltungsanordnung beschrieben, die elektrische Eingangssignale erfasst und bereitstellt und an das Steuerungssystem anpasst. Eine Erweiterung der Grundschaltung um acht Eingänge, benötigt jeweils einen zusätzlichen Opto-Koppler. Die Anzahl der Schaltmittel wächst mit steigender Anzahl der zu verarbeitenden Eingangssignale.
Aus der DE-A 35 32 661 ist eine Schaltungsanordnung bekannt, bei der die Signalanpassungsschaltung mit einer kompletten Schaltung für einen Kanal aufgebaut ist. Um z.B. eine Anordnung mit n Kanälen realisieren zu können, muß die o.g. Schaltung n fach aufgebaut werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung für elektronische Steuerungssysteme zu schaffen, die eine galvanischen Trennung der Steuerungsebene von der Steuerungsperipherie bewirkt, wobei der Bauteilebedarf unabhängig von der Anzahl der physikalischen Eingänge immer der gleiche bleibt.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die Schaltungsanordnung als Eingangsmodul ausgeführt ist, das mit einem oder mehreren Eingangsmoduln kaskadierbar ist wobei pro Kaskade, unabhängig von der Anzahl der kaskadierten Eingangsmoduln, ein Kommunikationsmodul erforderlich ist, indem die Takteingänge, die Rücksetzeingänge und die Datenausgänge der Eingangsmoduln jeweils miteinander verbunden sind und mit dem jeweiligen Taktausgang, dem Rücksetzausgang und dem Dateneingang des Kommunikationsmoduls verbunden sind und der Zyklus-Ende Ausgang des ersten Eingangsmoduls mit der Zyklusfreigabe des zweiten Eingangmoduls verbunden wird und daß bei jedem weiteren Eingangsmodul gleichermaßen verfahren wird, und daß der Zyklus-Ende-Ausgang des letzten kaskadierten Eingangsmoduls mit dem Zyklus-Ende-Eingang des Kommunikationsmoduls verbunden wird, wobei das Kommunikationsmodul den Datenstrom von und die Steuersignale für die Eingangsmoduln über Opto-Koppler zum und vom Mikroprozessor transportiert, und daß die EM's einen Multiplexer enthalten, dessen Aufgabe es ist, mit Hilfe der Steuersignale die parallelen Eingangssignale seriell auf den Datenausgang zu übertragen.
Die Unteransprüche 2 bis 5 kennzeichnen zweckmäßige und vorteilhafte Ausgestaltungen der Erfindung.
Dabei ist es nach Anspruch 2 besonders zweckmäßig, daß ein oder mehrere Vergleichselemente für jeden Eingang zur Verfügung stehen, die mit Bezug auf ein oder mehrere Referenzpegel eine oder mehrere Eingangs informationen an den Eingängen eines Multiplexers bereitstellen. Nach Anspruch 3 veranlaßt ein vom Mikroprozessor ausgehendes Rücksetzsignal über ein Opto-Koppler des Kommunikationsmoduls eine Steuerlogik dazu, die Informationserkennung des Multiplexers an einem definierten Eingang der Eingänge zu starten. Von Vorteil ist es weiterhin, daß der Mikroprozessor einen internen Takt erzeugt und über ein Opto-Koppler auf den Takteingang der Steuerlogik legt, und daß der Takt den zeitlichen Verlauf des Übertragungszyklus bestimmt.
Nachfolgend wird die erfindungsgemäße Schaltungsanordnung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen
Fig.1 eine schematische Darstellung eines Eingangsmoduls und des Kommunikationsmoduls unter Verwendung der erfindungsgemäßen Schaltungsanordnung.
Fig.2 die Kaskadierung des ersten Eingangmoduls mit einem weiteren Eingangsmodul zur zahlenmäßigen Erweiterung der Eingänge.
Fig.3 das Funktionsablaufdiagramm eines Übertragungszyklus unter Verwendung der erfindungsgemäßen Schaltungsanordnung.
Die Fig.1 zeigt eine schematische Darstellung eines Eingangsmoduls und des Kommunikationsmoduls unter Verwendung der erfindungsgemäßen Schaltungsanordnung. In diesem Beispiel weist das Eingangsmodul EM acht Eingänge IN0 - IN7 auf, an denen je eine digitale Eingangsinformation ansteht. Jedem Eingang sind Vergleichselemente EV0 bis EV7 und Diagnoseelemente DV0 bis DV7 zugeordnet. Die Ausgangspegel der Eingangs- und Diagnoseelemente liegen parallel an den Eingängen 4 des Multiplexers 1. Der Multiplexers wird zu Beginn des Übertragungszyklus durch das Rücksetzsignal RES des Mikroprozessor 10 ausgerichtet, so das die erste zu übertragene digitale Eingangsinformation definiert wird. In diesem Beispiel würde das Rücksetzsignal RES den Zeiger des Multiplexers auf den Ausgangspegel des Eingangselementes EV0 setzen. Somit würde zuerst der Eingang IN0 abgefragt. Mit einem von dem Mikroprozessor 10 erzeugten und von der Steuerlogik 2 übermittelten Takt wird der Zeiger des Multiplexers 1 zyklisch weitergetaktet so daß nacheinander alle 16 Eingänge 4 des Multiplexers 1 abgetastet werden. Die Steuerlogik 2 übernimmt Synchronisationsfunktion für den gesamten Übertragungszyklus. Am Ausgang 11 des Multiplexers 1 ergibt sich ein serieller Datenstrom, der über das galvanische Trennelement - vorzugsweise ein Optokoppler - einem Seriell-Parallel-Wandler 3 zugeführt wird. Dieser wandelt den seriellen Datenstrom wieder in ein, in diesem Fall, 16-bit-breites Datenwort und stellt dies dem Mikroprozessor 10 zur Verfügung. Nach der Signalübertragung des letzten Ausgangssignals DV7 endet der erste Übertragungszyklus und die Steuerlogik 2 sendet das Signal DCQ zum Mikroprozessor. Der sendet das Rücksetzsignal RES, wodurch der Zeiger des Multiplexers wieder auf das Ausgangssignal von EV0 ausgerichtet wird. Voraussetzung hierfür ist, daß keine Kaskadierung mehrerer Eingangsmodule vorgesehen war. Ist dies aber der Fall, wird das Signal DCQ des Eingangsmoduls EM auf den Eingang DCI des zu kaskadierenden Eingangsmoduls geschaltet.
Die Fig.2 zeigt die Kaskadierung des ersten Eingangmoduls mit einem weiteren Eingangsmodul zur zahlenmäßigen Erweiterung der Eingänge. In dieser beispielhaften Anordnung sind zwei Eingangsmodule EM1 und EM2 kaskadiert. Jedes Eingangselement weist 8 Eingänge IN0-IN7 bzw. IN8-IN15 auf. Nachdem nun der Mikroprozessor 10 das Rücksetzsignal RES gesendet hat fragt der Multiplexer des Eingangsmoduls EM1 zunächst den Signalzustand des Einganges IN0 ab. Dies geschieht, weil das Signal DC1 von dem Eingangsmodul EM1 auf Low-Potential liegt und EM1 damit freigegeben wird. Mit der abfallenden Flanke des vom Mikroprozessor 10 erzeugten Taktes CLK liest der Mikroprozessor das ihm über die Datenleitung DATA angebotene Bit. Danach erfolgt die Weitertaktung auf den Eingang IN1 und das Einlesen des entsprechenden Bits. Dies wiederholt sich solange, bis das letzte Bit, nämlich von Eingang IN7, des Eingangsmoduls EM1 gelesen wurde. Mittels des Signals DCQ1 wird das Eingangsmodul freigegeben. Der Multiplexer von Eingangsmodul EM2 wurde genau wie EM1 mit dem Rücksetzsignal RES auf seinen ersten Eingang gesetzt. Der weitere Taktablauf setzt die Abfrage der Eingänge IN8-IN15 fort. Nach der letzten Bitabfrage von Eingang IN15 meldet DCQ2 das Ende des Übertragungszykluses. Dem Mikroprozessor 10 liegt nun ein komplettes Datenwort vor, das ihm mittels des Seriell-Parallel-Wandlers aus dem Kommunikationszyklus übergeben wurde. Mit dem nächsten Takt von CLK wird das Rücksetzsignal RES gesendet und das Eingangsmodul EM1 aktiviert und ein neuer Übertragungszyklus kann beginnen. Durch die Erfindung wird der Verbindungsaufbau und der Bauteilebedarf, wie aus Fig.1 und Fig.2 zu ersehen ist, wesentlich optimiert.
Die Fig.3 zeigt das Funktionsablaufdiagramm eines Übertragungszyklus unter Verwendung der erfindungsgemäßen Schaltungsanordnung. Anhand dieses Funktionsablaufdiagramms wird der Informationszyklus noch einmal verdeutlicht. Weitere Erläuterungen erübrigen sich dabei, da das Funktionsablaufdiagramm selbstkommentierend die vorgenannte Beschreibung ergänzt.