La présente invention concerne les mémoires non volatiles, notamment les mémoires programmables et effaçables électriquement du type EEPROM ou FLASH comprenant des cellules mémoire pourvues de transistors à grille flottante.

Dans les mémoires programmables et effaçables électriquement, la valeur d'un bit stocké dans une cellule mémoire est représentée par une caractéristique électrique rémanente de la cellule, qui peut être modifiée à volonté par des opérations d'effacement ou de programmation de la cellule pour l'enregistrement d'un "1" ou d'un "0". Plus particulièrement, la programmation ou l'effacement d'une cellule mémoire comprenant un transistor à grille flottante consiste dans l'injection ou l'extraction de charges électriques dans la grille du transistor, au moyen d'une haute tension de programmation ou d'effacement de l'ordre de 10 à 20 V. Les charges électriques injectées ou extraites de la grille flottante déterminent la tension de seuil Vt du transistor, qui constitue la caractéristique électrique rémanente représentative du bit stocké dans la cellule mémoire.

La lecture d'une cellule mémoire comprenant un transistor à grille flottante consiste ainsi à comparer la tension de seuil Vt du transistor avec une tension de référence Vt₀ qui se trouve sensiblement à mi-chemin entre la tension de seuil négative d'un transistor programmé et la tension de seuil positive d'un transistor effacé (mémoires EEPROM).

En pratique, il arrive que des imperfections de fabrication affectent la stabilité de certaines cellules entraînant occasionnellement une erreur de lecture d'un bit. Par exemple, la tension de seuil négative d'un transistor programmé, qui représente par convention un bit à "1", peut lentement évoluer vers une valeur positive. Tant que la tension de seuil reste inférieure à la tension de référence Vt₀, le transistor est considéré comme programmé. Toutefois, la tension de seuil peut également évoluer sensiblement au-delà de la tension de référence Vt₀. Il se produit alors une corruption de donnée, un "0" étant lu dans la mémoire au lieu du "1" initialement enregistré, ou inversement.

Pour cette raison, une mémoire non volatile est généralement pourvue d'un circuit de correction d'erreur, pour détecter et corriger un bit erroné dans une chaîne de bits au moyen d'un code de correction d'erreur (ECC). Le code de correction d'erreur est inséré dans la chaîne de bits au moment de son enregistrement dans la mémoire, et est calculé au moyen d'un algorithme déterminé, par exemple l'algorithme de Haming bien connu de l'homme de l'art.

L'inconvénient de l'algorithme de Hamming, et plus généralement de tout algorithme de détection et de correction d'erreur, est qu'il génère des codes d'une longueur non négligeable au regard du nombre de bits à sécuriser. La prévision d'un tel code de correction complique l'architecture de la mémoire en raison du nombre de cellules mémoire supplémentaires devant être prévues pour son enregistrement. De plus, le circuit de correction d'erreur est d'autant plus complexe que le code de correction est long.

Pour fixer les idées, la figure 1 représente schématiquement l'architecture d'une mémoire MEM1 comprenant des lignes de mots WL₀ à WL_N et des lignes de bits BL₀ à BL₁₁. La mémoire MEM1 est pourvue d'un décodeur de lignes de mots WLD, d'un décodeur de lignes de bits BLD et d'un circuit de lecture SA comprenant 12 circuits de lecture élémentaires SA₀ à SA₁₁ ("sensé amplifiers"). Chaque ligne de mot WL_i comprend 8 bits de données b₀ à b₇ et quatre bits de contrôle b₈ à b₁₁ formant par exemple un code de Hamming, permettant de détecter et de corriger un bit erroné parmi les 12 bits b₀ à b₁₁. Lorsqu'une ligne de mot est sélectionnée par le décodeur WLD et que les cellules correspondantes sont activées en lecture par le décodeur BLD, le circuit SA délivre les 12 bits b₀ à b₁₁ de la ligne de mot sélectionnée. Les bits b₀ à b₁₁ sont envoyés à un circuit de correction DCC, qui délivre en sortie les huit bits de données b₀ à b₇ après avoir éventuellement détecté et corrigé un bit erroné.

Une telle mémoire présente l'inconvénient de comprendre 33% de cellules réservées à la détection et à la correction des défaillances éventuelles des autres cellules mémoire.

Un objectif de la présente invention est de prévoir un moyen permettant de réduire la taille des codes de correction d'erreur dans les mémoires non volatiles, et de simplifier l'architecture des mémoires et la structure des circuits de correction d'erreur.

On connaît déjà, par la demande EP 307 958, une mémoire EEPROM comprenant des amplificateurs de lecture [30] délivrant des bits de données [d0 à d4] et des amplificateurs de lecture [31] délivrant des signaux d'erreurs [e0 à e4] lorsque la tension de seuil d'une cellule mémoire se trouve dans une bande interdite. Cette mémoire comprend un circuit de correction d'erreur [52] représenté en figure 9 du document, agencé pour corriger un bit erroné en inversant la valeur du bit erroné lorsque le signal d'erreur correspondant indique une erreur de lecture. Cette inversion de la valeur d'un bit erroné est effectuée au moyen d'une porte Ou Exclusif [58] qui reçoit le bit erroné sur une première entrée et la sortie d'une porte ET sur une seconde entrée. La porte ET reçoit en entrée le signal d'erreur [e0 à e4] et un bit de parité calculé par un circuit [66] à partir d'une chaîne de bits comprenant le bit erroné et un bit de parité enregistré dans la mémoire. Lorsque le bit de parité calculé par le circuit [66] est à 1 (ce qui signifie qu'il y a une erreur de lecture puisque le bit de parité d'une chaîne de bits incorporant un bit de parité est toujours égal à 0) et que, simultanément, le signal d'erreur du bit de donnée est à 1, la sortie de la porte ET passe à 1. La porte Ou Exclusif [58] fonctionne alors comme une porte inverseuse à l'égard du bit erroné reçu sur son autre entrée, et délivre un "0" si le bit erroné est à "1" ou un "1" si le bit erroné est à "0".

Ce procédé de correction peut être considéré comme complexe à mettre en oeuvre en raison de la réalisation de chacune des portes Ou Exclusif [58], qui nécessite l'emploi de nombreuses portes logiques élémentaires.

Un autre objectif de la présente invention est de prévoir un procédé de correction d'erreur qui soit simple à mettre en oeuvre et puisse être mis en oeuvre au moyen de simples commutateurs tels des multiplexeurs, en ne nécessitant qu'un nombre réduit de portes logiques.

Pour atteinte ces objectifs, la présente invention prévoit un procédé de correction d'un bit erroné dans une chaîne de bits, comprenant une étape consistant à prévoir dans la chaîne de bits un premier bit de parité calculé à partir des autres bits de la chaîne de bits à un instant où le bit erroné était valable, une étape consistant à calculer un second bit de parité en fonction de tous les bits de la chaîne de bits autres que le bit erroné, et une étape consistant à remplacer le bit erroné par le second bit de parité.

Selon un mode de réalisation, le bit erroné reçoit par convention une valeur logique sans influence sur le calcul de parité, et le second bit de parité est calculé à partir de tous les bits de la chaîne de bits, y compris le bit erroné.

Selon un mode de réalisation, le bit erroné est remplacé par le second bit de parité au moyen d'un circuit multiplexeur.

Selon un mode de réalisation, la chaîne de bits est lue dans une mémoire non volatile.

Selon un mode de réalisation, pour corriger plus qu'un bit dans un mot binaire, on décompose la chaîne de bits en au moins deux chaînes de bits comprenant chacune un bit de parité.

La présente invention concerne également une mémoire non volatile comprenant des cellules mémoire rémanentes, des moyens de lecture d'une chaîne de bits dans la mémoire et des moyens de correction d'un bit erroné présent dans une chaîne de bits lue dans la mémoire, les moyens de correction comprenant des moyens pour calculer un bit de parité à partir des bits de la chaîne de bits, et des moyens pour remplacer un bit erroné par le bit de parité calculé.

Selon un mode de réalisation, les moyens de lecture sont agencés pour attribuer à un bit erroné une valeur logique sans influence sur un calcul de parité, et les moyens pour calculer un bit de parité sont agencés pour recevoir en entrée tous les bits de la chaîne de bits, y compris un bit erroné.

Selon un mode de réalisation, les moyens pour remplacer un bit erroné par le bit de parité calculé comprennent un circuit multiplexeur.

Selon un mode de réalisation, les moyens de lecture sont agencés pour délivrer un bit ayant une première valeur logique quand une caractéristique rémanente d'une cellule mémoire est supérieure à un premier seuil, délivrer un bit ayant une deuxième valeur logique quand la caractéristique rémanente d'une cellule mémoire est inférieure à un second seuil inférieur au premier seuil, et délivrer un signal de bit erroné quand la caractéristique rémanente d'une cellule mémoire est comprise entre le premier et le second seuils.

Selon un mode de réalisation, les moyens de lecture sont agencés pour délivrer un bit ayant la deuxième valeur logique quand la caractéristique rémanente d'une cellule mémoire est inférieure au premier seuil.

Selon un mode de réalisation, les moyens de lecture sont agencés pour comparer le courant traversant une cellule à deux courants de référence, et émettre le signal de bit erroné lorsque le courant traversant le transistor à grille flottante est compris entre les deux courants de référence.

Selon un mode de réalisation, les moyens de lecture comprennent un premier comparateur pour comparer le courant traversant une cellule à un premier courant de référence, délivrant un premier bit utilisé en tant que bit de donnée lu dans la cellule, un second comparateur pour comparer le courant traversant une cellule à un second courant de référence, délivrant un second bit, et une fonction OU Exclusif pour combiner le premier bit et le second bit et délivrer un signal de bit erroné.

Selon un mode de réalisation, le premier et le second seuils définissent une région comprenant le domaine des cellules vierges ou comprise dans le domaine des cellules vierges, de sorte que l'état erroné d'un bit reste stable dans le temps.

Ces caractéristiques de la présente invention, ainsi que d'autres, seront exposées plus en détail dans la description suivante d'un procédé de lecture d'une cellule mémoire incorporant une fonction de détection d'erreur, et d'un procédé de correction d'erreur selon l'invention, en relation avec les figures jointes parmi lesquelles :

• la figure 1 représente schématiquement l'architecture d'une mémoire non volatile classique,
• les figures 2A, 2B illustrent un procédé classique de lecture d'une cellule mémoire,
• la figure 3 est le schéma électrique classique d'un circuit de lecture d'une cellule mémoire,
• les figures 4A, 4B illustrent un procédé de lecture d'une cellule mémoire avec détection d'erreur,
• la figure 5 est le schéma électrique d'un circuit de lecture selon l'invention, permettant de lire une cellule mémoire avec détection d'erreur,
• la figure 6 illustre un procédé selon l'invention permettant de corriger un bit erroné,
• la figure 7 représente de façon schématique l'architecture d'une mémoire non volatile selon l'invention, et
• la figure 8 représente le schéma électrique d'un circuit de correction d'erreur selon l'invention, présent dans la mémoire de la figure 7.

La figure 2A représente trois courbes C0, C1, C2 illustrant la distribution statistique des tensions de seuil Vt d'un transistor à grille flottante selon l'état du transistor, l'axe des ordonnées représentant une probabilité P. La courbe C0, centrée sur une valeur positive Vt₀, représente la distribution de la tension de seuil Vt d'un transistor vierge qui n'a jamais été programmé ou effacé ou qui a été effacé au moyen d'une lumière ultraviolette. La courbe C1, centrée sur une valeur négative Vt₀^-, représente la distribution de la tension de seuil négative Vt-d'un transistor programmé, et correspond par convention à un bit égal à 1. La courbe C2, centrée sur une valeur positive Vt₀⁺ supérieure à Vt₀, représente la distribution de la tension de seuil positive Vt⁺ d'un transistor effacé, et correspond par convention à un bit égal à 0.

La figure 2B représente, en liaison avec la figure 2A, des courbes C3, C4, C5 du courant Id traversant un transistor à grille flottante en fonction de la tension grille-source Vgs qui lui est appliquée, pour une tension drain-source Vds constante. La courbe C3 est la courbe courant/tension d'un transistor vierge de tension de seuil Vt₀. La courbe C4 est la courbe courant/tension d'un transistor programmé ayant une tension de seuil Vt₀-et la courbe C5 est la courbe courant/tension d'un transistor effacé ayant une tension de seuil Vt₀⁺.

La détection de la tension de seuil Vt d'un transistor, permettant la lecture d'un bit, est réalisée par une mesure du courant Id traversant le transistor en appliquant sur sa grille une tension de lecture V_read prédéterminée. Le point de fonctionnement correspondant sur la courbe C3 (cellule vierge) donne un courant I_ref. Ainsi, un transistor dans l'état programmé ayant une tension de seuil Vt comprise dans la courbe C1 de la figure 2A présente un courant Id supérieur à I_ref, et un transistor dans l'état effacé ayant une tension de seuil Vt comprise dans la courbe C2 présente un courant Id inférieur à I_ref. Par exemple, des transistors ayant respectivement des tensions de seuil égales aux tensions Vt₀^- et Vt₀⁺ (courbes C4 et C5) sont traversés par des courants I1 et I2 représentés sur la figure 2B lorsque la tension V_read leur est appliquée.

La figure 3 représente un circuit de lecture SA1 généralement appelé amplificateur de lecture ("sense amplifier"), prévu pour lire une cellule mémoire CELL sans détection d'erreur. La cellule mémoire CELL est agencée dans une ligne de bit 110 alimentée par une tension Vcc, comprenant en série un transistor-diode 110, un transistor cascode 112, deux transistors 113, 114 de sélection de la ligne de bit et la cellule mémoire CELL. La cellule mémoire CELL comprend en série un transistor de sélection de cellule TSL et un transistor à grille flottante FGT. Le circuit de lecture SA1 comprend le transistor-diode 111 et le transistor cascode 112 susmentionnés, une branche 120 et un comparateur 140. La branche 120 comprend en série un transistor-diode 121 et un générateur de courant 122 délivrant le courant de référence I_ref précédemment décrit. La cathode du transistor-diode 111 est connectée à l'entrée négative du comparateur 140 et la cathode du transistor-diode 121 est connectée à l'entrée positive du comparateur 140.

Pour sélectionner la ligne de bit et lire la cellule CELL, deux signaux Y1, Y2 délivrés par un décodeur de lignes de bits sont appliqués sur les grilles des transistors 113, 114. Une tension Vcasc est appliquée sur le transistor 112, une tension Vs est appliquée sur la grille du transistor de sélection TSL et la tension de lecture V_read est appliquée sur la grille du transistor FGT. Le courant drain-source I_cell traversant le transistor FGT fait apparaître une tension V_cell sur la cathode du transistor-diode 111. Le comparateur 140 reçoit ainsi sur son entrée négative la tension V_cell et sur son entrée positive une tension V_ref délivrée par la branche 120, et sa sortie délivre le bit "b" enregistré dans la cellule. Le bit "b" est à 1 si le courant I_cell est supérieur à I_ref ou à 0 si le courant I_cell est inférieur à ^Iref.

Comme cela a été expliqué au préambule, l'existence d'un défaut de fabrication du transistor FGT peut avoir comme conséquence le fait que la tension de seuil Vt^- du transistor FGT dans l'état programmé, appartenant à la courbe C1 (figure 2A), évolue lentement vers des valeurs positives se trouvant dans région comprenant la courbe C0, qui représente le domaine des cellules vierges. Tant que la tension Vt^- reste inférieure à la tension Vt₀ le circuit de lecture SA1 délivre un bit à 1. Toutefois, la tension Vt^- peut également évoluer sensiblement au-delà de la tension Vt₀, tout en restant dans le domaine des cellules vierges car un transistor programmé ne peut pas naturellement devenir un transistor effacé, et inversement. Le dépassement de la tension Vt₀ provoque une corruption de donnée car la sortie du circuit de lecture SA1 délivre dans ce cas un bit à 0. Inversement, la tension de seuil Vt⁺ du transistor FGT dans l'état effacé, appartenant à la courbe C2, peut évoluer vers des valeurs faibles se trouvant dans la partie gauche du domaine des cellules vierges. Le circuit de lecture SA1 délivre alors un bit à 1 au lieu d'un bit à 0, ou inversement.

Pour lire une cellule mémoire tout en détectant la présence d'un bit erroné, on définit sur la figure 4A, qui est identique à la figure 2A, une région "interdite" délimitée par deux tensions Vt₁ et Vt₂, la tension Vt₂ étant supérieure à Vt₁. La tension Vt₁ est de préférence comprise entre la courbe C1 et la courbe C0 et la tension Vt₂ comprise entre la courbe C0 et la courbe C2. En d'autres termes, la région interdite comprend le domaine des cellules vierges où se produisent les phénomènes de corruption de données, comme on l'a vu plus haut. Toute cellule mémoire présentant une tension de seuil Vt comprise dans la région interdite sera réputée contenir un bit erroné. L'état "erroné" selon l'invention reste stable dans le temps car la tension de seuil d'un transistor initialement programmé ou effacé, ayant évolué vers le domaine des cellules vierges, ne peut pas évoluer naturellement au-delà de ce domaine. Sur la figure 4B, qui est semblable à la figure 2B, les deux tensions Vt₁, Vt₂ correspondent à deux courbes tension/courant C7, C8, pour une tension de polarisation drain-souce Vds constante et déterminée. En choisissant une tension de lecture V_read supérieure à la tension Vt₂, appliquée sur la grille d'une cellule mémoire, les points de fonctionnement correspondants sur les courbes C7, C8 définissent deux courants I_{ref (1)}, I_{ref (0)}qui sont respectivement supérieur et inférieur au courant de référence I_ref utilisé dans l'art antérieur pour lire une cellule. Ainsi, tout transistor à grille flottante ayant un courant drain-source Id supérieur à I_{ref (1)} sera réputé contenir un bit à 1, tout transistor à grille flottante ayant un courant drain-source Id inférieur à I_{ref (0)} sera réputé contenir un bit à 0, et tout transistor à grille flottante ayant un courant de fonctionnement Id compris entre I_{ref (0)}et I_{ref (1)} sera réputé contenir un bit erroné.

La figure 5 représente un circuit de lecture SA2 avec détection d'erreur, connecté à une cellule mémoire CELL agencée dans une ligne de bit 110. La cellule CELL et la ligne de bit 110 ont été décrites plus haut en relation avec la figure 3. Le circuit de lecture SA2 comprend le transistor-diode 110 et le transistor cascode 112 de la ligne de bit 110, deux branches 220, 230 et deux comparateurs 240, 250. La branche 220 comprend un transistor-diode 221 et un générateur de courant 222 délivrant le courant de référence I_{ref (1)} décrit plus haut. La branche 230 comprend un transistor-diode 231 et un générateur de courant 232 délivrant le courant de référence I_{ref (0)}décrit plus haut. La ligne de bit 110 délivre une tension V_cellprélevée sur la cathode du transistor-diode 111, la branche 220 délivre une tension V_{ref (1)} prélevée sur la cathode du transistor-diode 221 et la branche 230 délivre une tension V_{ref (0)} prélevée sur la cathode du transistor-diode 231. Les tensions V_cell, V_{ref (1)} sont appliquées respectivement sur l'entrée négative et l'entrée positive du comparateur 240 dont la sortie délivre le bit "b" lu dans la cellule. Les tensions V_cell, V_{ref (0)} sont appliquées respectivement sur l'entrée négative et l'entrée positive du comparateur 250 dont la sortie est combinée avec la sortie du comparateur 240 dans une porte OU Exclusif 260. La sortie de la porte 260 délivre un signal d'erreur Sx.

Le fonctionnement du circuit SA2 est décrit par le tableau ci-après. Par convention, le signal Sx égal à 1 indique une erreur de lecture. Etat de la cellule Courant I_cell Bit "b" Signal Sx Programmée I _cell > I_{ref (1)} b = 1 0 Effacée I_cell < I_{ref (0)} b = 0 0 Etat Indéterminé (cellule vierge) I_{ref (0)}< I_cell < I_{ref (1)} b = 0 1 (erreur)

Le circuit SA2 permet ainsi de détecter une cellule "douteuse" dont la tension de seuil Vt s'est décalée depuis sa valeur originelle pour entrer dans la région interdite définie plus haut, qui comprend le domaine des cellules vierges. Ici, un bit b erroné correspond à un "0" à la sortie du comparateur 240 mais cette valeur est sans importance puisque le signal Sx égal à "1" indique que le bit doit être corrigé. Comme on l'a indiqué plus haut, un bit erroné reste stable dans le temps et ne peut pas tendre vers la valeur 0 ou 1 car le domaine des cellules vierges est stable par nature.

Le procédé de lecture qui vient d'être décrit permet de détecter un bit erroné. Un bit erroné étant généralement inclus dans une chaîne de bits, il peut être corrigé au moyen de tout algorithme classique, en insérant un code de correction dans la chaîne de bits. Toutefois, on rappelle ici que l'objectif de la présente invention est de prévoir un procédé de correction qui soit simple à mettre en oeuvre et nécessite un code de correction de faible longueur. La détection d'erreur étant effectuée au stade de la lecture du bit, il suffit que le procédé permette de corriger le bit erroné et il n'est pas nécessaire qu'il le détecte.

Selon l'invention, la correction d'un bit erroné nécessite tout d'abord de prévoir, de façon en soi classique, une chaîne de bit comprenant un premier bit de parité stocké en mémoire, calculé à un moment où les bits de la chaîne de bits sont présumés valables. Lorsqu'un bit erroné est détecté, on calcule un second bit de parité à partir de tous les bits de la chaîne de bits y compris le premier bit de parité (le bit de parité initial) à l'exclusion du bit erroné. Le second bit de parité ainsi calculé donne la bonne valeur du bit erroné, et le bit erroné est remplacé par le second bit de parité. Rappelons ici qu'un bit de parité est par convention égal à 1 quand le nombre de bits à 1 est impair, et à 0 quand le nombre de bits à 1 est pair.

Le procédé selon l'invention est illustré par la figure 6, qui représente la chaîne de bits b₀ à b₈ suivante :
1 1 X 0 1 0 0 1 1 dans laquelle le bit b₈ est le bit de parité des bits b₀ à b₇, calculé à un instant où ceux-ci sont présumés valables. Le bit b₂ est présumé erroné et sa valeur est représentée par un "X". Selon l'invention, on calcule un nouveau bit de parité b₉ à partir des bits b₀, b₁, b₃ à b₈. Le nouveau bit de parité b₉, ici égal à 1, est placé dans la chaîne de bits à la place du bit erroné b₂.

Outre son extrême simplicité, ce procédé présente l'avantage de ne nécessiter qu'un seul bit de parité pour corriger un bit erroné, quelle que soit la longueur de la chaîne de bits. Il est bien entendu possible de prévoir deux bits de parité dans une chaîne de bits pour corriger deux bits erronés, trois bits de parité pour corriger trois bits erronés, etc.. Par exemple, la chaîne suivante:
b₀ b₁ b₂ b₃ b₄ b₅ b₆ b₇ b₈ b₉ comporte 8 bits de données b₀ à b₇. Le bit b₈ est le bit de parité des bits b₀-b₃ et le bit b₉ est le bit de parité des bits b₄-b₇.

Bien entendu, le calcul de parité peut être effectué selon toute autre convention, par exemple en prenant en compte le nombre impair de bits à 0 ou le nombre pair de bits à 1. De plus, le bit de parité n'est pas nécessairement placé en bout de chaîne et peut occuper un rang prédéterminé dans une chaîne de bits.

Enfin, comme on le verra plus loin, le second bit de parité permettant de corriger un bit erroné peut être calculé à partir de tous les bits d'une chaîne de bit y compris le bit erroné, en attribuant par convention à un bit erroné une valeur sans influence sur un calcul de parité (par exemple "0" pour un calcul de parité fondé sur le nombre de bits à "1").

On décrira maintenant un exemple de mise en oeuvre du procédé selon l'invention dans une mémoire MEM2 représentée schématiquement sur la figure 7.

La mémoire MEM2 comprend des lignes de mots WL₀ à WL_N et des lignes de bits BL₀ à BL₈ comprenant chacune 8 bits de données b₀ à b₇ et un bit de parité b₈. La mémoire MEM1 comprend également un décodeur de lignes de mots WLD, un décodeur de lignes de bits BLD et un circuit de lecture SA3. Le circuit SA3 comprend 8 circuits de lecture SA2₀ à SA2₇ et un circuit de lecture SA1₈. Les circuits SA2₀ à SA2₇ sont conformes au circuit SA2 décrit plus haut en relation avec la figure 5, et sont dédiés à la lecture des bits de données b₀-b₇. Le circuit SA1₈ est conforme au circuit classique SA1 décrit en relation avec la figure 3 et est dédié à la lecture du bit de parité b₈. Le circuit de lecture du bit de parité pourrait bien entendu être un circuit SA2, mais la détection d'une erreur sur le bit de parité ne présente pas ici un grand intérêt. Ainsi, le circuit SA3 délivre en sortie les neuf bits b₀-b₈ d'une ligne de mot WL_i sélectionnée par le décodeur WLD et huit signaux d'erreur Sx₀ à SX₇ correspondant aux bits de données b₀ à b₇. Les bits b₀ à b₈ et les signaux Sx₀ à Sx₇ sont appliqués à l'entrée d'un circuit de correction d'erreur DCC1 selon l'invention. Le circuit DCC1 délivre en sortie les huit bits de données b₀ à b₇ après avoir, si nécessaire, corrigé un bit erroné b_i, si le signal Sx_i émis pour ce bit est égal à 1.

Il est clair que la mémoire MEM2 est d'une structure plus simple que la mémoire MEM1 décrite au préambule, puisqu'un seul bit de correction b₈ est associé à chaque mot de 8 bits. Ainsi, les bits de correction ne représentent ici que 12,5 % des cellules mémoire contre 33% dans la mémoire MEM1 de la figure 1. De plus, le circuit de correction peut être réalisé de façon simple comme cela sera décrit maintenant.

La figure 8 représente un mode de réalisation du circuit de correction DCC1 au moyen de huit multiplexeurs MUXO à MUX7 et d'un circuit PCC de calcul de parité, prenant ici la forme d'une porte OU Exclusif à neuf entrées. Le circuit PCC reçoit en entrée les neuf bits b₀ à b₈ délivrés par le circuit de lecture SA3 et délivre un bit de parité b₉. Les multiplexeurs MUXO à MUX7 comprennent chacun deux entrées de données et une entrée de commande. Chaque multiplexeur MUXO à MUX7 reçoit sur sa première entrée de donnée l'un des bits b₀ à b₇ délivrés par les circuits SA2₀-SA2₇, reçoit le bit de parité b₉ sur son autre entrée de donnée et l'un des signaux Sx₀-Sx₇ sur son entrée de commande.

Le fonctionnement du circuit correcteur DCC1 est particulièrement simple. Chaque multiplexeur MUX0 à MUX7 sélectionne sur sa sortie le bit b_i reçu en entrée si le signal Sx_i sur l'entrée de commande est à 0, ou sélectionne sur sa sortie le bit de parité b₉ si le signal Sx_i est égal à 1 (bit erroné). Le circuit DCC1 réalise ainsi le procédé décrit plus haut, en remplaçant un bit erroné par le bit de parité b₉ calculé à partir de tous les bits du mot binaire b₀-b₈, y compris le bit de parité b₈. Un bit erroné étant ici par convention égal à 0, comme décrit plus haut, son injection sur l'entrée du circuit PCC est sans influence sur le calcul de parité, qui ne prend en compte que le nombre de "1" présent dans la chaîne de bits.

Bien entendu, le circuit DCC1 ne peut assurer que la correction d'un seul bit à la fois. Pour corriger deux bits ou plus, il faut ajouter un ou plusieurs bits de parité supplémentaires et décomposer le mot binaire en deux ou plusieurs chaînes de bits élémentaires comprenant chacune un bit de parité, comme cela a déjà été expliqué plus haut.

Dans ce qui précède, on a décrit le procédé de lecture d'un bit en se référant aux cellules mémoires de type EEPROM, dans lesquelles l'état programmé et l'état effacé se traduisent par des tensions de seuil Vt négatives ou positives. Il apparaîtra clairement à l'homme de l'art que l'enseignement qui précède est applicable à divers types de cellules mémoire, notamment aux cellules mémoires de type FLASH qui ont des transistors à grille flottante dont la tension de seuil Vt, bien que toujours positive, présente des valeurs différentes entre l'état effacé et l'état programmé, se trouvant respectivement au-dessus et audessous du domaine des cellules vierges. Comme cela est bien connu de l'homme de l'art, le domaine des tensions de seuil des cellules vierges est une caractéristique technologique que l'on maîtrise par un contrôle du dopage des transistors et/ou de l'épaisseur de l'oxyde de grille. Comme précédemment, on définira une région "interdite" délimitée par deux tensions de référence Vt₁, Vt₂ et se trouvant à mi-chemin entre la région des tensions de seuil des transistors programmés et la région des tensions de seuil des transistors effacés. De préférence, cette région interdite doit comprendre le domaine des cellules vierges ou au moins être comprise dans le domaine des cellules vierges, afin que l'état "erroné" selon l'invention soit stable. Par ailleurs, il apparaîtra clairement à l'homme de l'art que le procédé de correction d'erreur selon l'invention peut être combiné avec tout procédé quelconque de détection d'erreur.