Verfahren zur Regeneration eines Taktsignals aus einem HDB3-codierten Eingangssignal und Taktregenerator zur Durchführung des Verfahrens

Abstract

 Die Erfindung betrifft ein Verfahren zur Regeneration eines Taktsignals aus einem HDB3-codierten Eingangssignal und einen Taktregenerator zur Durchführung des Verfahrens. Der Taktregenerator umfasst eine Eingangsstufe zur Gleichrichtung und zur Umwandlung des symmetrischen Eingangssignals in ein dem Eingangssignal proportionales unsymmetrisches aufbereitetes Eingangssignal; einen spannungsgesteuerten Oszillator (VCO) zur Erzeugung eines Oszillatorsignals mit einer Frequenz (f); einen Phasenkomparator zum Vergleichen der fallenden Flanke des aufbereiteten Eingangssignals mit der steigenden Flanke des Oszillatorsignals des VCO und zum Erzeugen eines Komparatorsignals; ein Loop-Filter zur Bereitstellung einer Steuerspannung für den VCO aus dem gefilterten Komparatorsignal des Phasenkomparators, derart, daß sich die Frequenz des Oszillators phasenrichtig auf die Frequenz des Eingangssignals einstellt; und eine Steuerstufe, welche den Phasenkomparator immer dann deaktiviert, wenn eine Impulslücke des Eingangssignals ansteht.

Beschreibung

[0001] Die Erfindung betrifft ein Verfahren zur Regeneration eines Taktsignals aus einem HDB3-codierten Eingangssignal und einen Taktregenerator zur Durchführung des Verfahrens.

[0002] Im speziellen betrifft die Erfindung einen Taktregenerator in Form eines Meßgerätevorsatzes, der es ermöglicht, den Takt eines HDB3-codierten Signals zu regenerieren, um diesen Takt nachfolgend mit einem geeigneten Meßgerät genau messen zu können. Die Messung einer Taktrate kann in bekannter Weise mittels eines herkömmlichen Frequenzzählers durchgeführt werden. Da bei HDB3 Signalen der Takt mit den Daten codiert ist, ist es nicht möglich mit einem solchen Frequenzzählern den Takt direkt zu messen. Man benötigt somit ein Gerät (Vorschaltgerät), das den Takt aus dem HDB3-Signal extrahiert und als kontinuierliches Signal dem Frequenzzähler zur Verfügung stellt.

[0003] Am Markt sind Geräte erhältlich, die eine Frequenzmessung eines HDB3-Signals durchführen bzw. den Datenstrom so aufbereiten, daß eine Frequenzmessung möglich ist. Es handelt sich unter anderem um Geräte wie Sunset E1e, PA20 (Wandel und Goltermann), PA41 (Wandel und Goltermann), PRA100 (Wandel und Goltermann), Lite3000 (GN-Nettest) und Flexacom.

[0004] In der Praxis ist es wichtig, daß die Geräte neben einer hohen Genauigkeit der Messung bzw. Taktratenregenerierung über weitere Eigenschaften wie Handlichkeit, einfache Bedienung und die Möglichkeit zur Ausgabe eines detailliertes Meßprotokolls verfügen. Dabei sollen diese Geräte auch preiswert sein.

[0005] Gerade aber die Geräte, die eine hohe Genauigkeit in der Messung ermöglichen, sind im allgemeinen wenig handlich und nicht unbedingt preisgünstig.

[0006] Eine kostengünstige Möglichkeit zur Messung der Taktrate besteht darin, bekannte Frequenzzähler z.B. der Typen RACAL-DANA und FLUKE, die über IEEE steuerbar sind, zu verwenden, wobei man zusätzlich lediglich eine Komponente benötigt, die das HDB3-Signal aufschlüsselt, den darin enthaltenen Takt extrahiert und diesen dann als kontinuierliches Signal dem Frequenzzähler zur Verfügung stellt. Diese Komponente sollte dabei sehr einfach in der Anwendung und kostengünstig sein.

[0007] Die Aufgabe der Erfindung liegt darin, ein Verfahren zur Regeneration eines Taktsignals aus einem HDB3-codierten Eingangssignal und einen Taktregenerator zur Durchführung des Verfahrens vorzuschlagen, welcher den Takt der für eine genaue Frequenzmessung aufbereitet ohne die Funktion der Leitung zu stören oder zu unterbrechen. Dabei sollte eine hohe Genauigkeit, gute Handlichkeit und einfache Bedienung erreicht werden und Langzeitmessungen und kurze Funktionschecks möglich sein, wobei das Gerät vor allem preisgünstig sein soll. Ferner soll eine hohe Takt-Regenerationsgenauigkeit und eine schnelle Einschwingzeit (sofortige Meßbereitschaft) erzielt werden.

[0008] Diese Aufgabe wird erfindungsgemäß durch die Merkmale der unabhängigen Patentansprüche gelöst.

[0009] Das Herz des Taktregenerators wird durch die PLL-Regelschleife und die Steuereinheit (nachfolgend auch PLL-Steuereinheit) gebildet, welche den Phasenkomparator sperrt, wenn eine Impulslücke des Eingangssignals ansteht.

[0010] Die Steuereinheit spricht auf die jeweils steigende Flanke des aufbereiteten Signals (HDB3= ) an. Wird eine steigende Flanke detektiert, so gibt die Steuereinheit den Phasenkomparator frei, wonach dieser die nächstfolgende fallende Flanke des aufbereiteten Eingangssignals mit der nächstfolgende steigenden Flanke des Ausgangssignals des VCO vergleicht. Gleichzeitig wird die Steuereinheit zurückgesetzt und wartet auf die nächste steigenden Flanke des aufbereiteten Eingangssignals. Bis zur nächsten steigenden Flanke ist der Phasenkomparator deaktiviert, d.h. während einer Impulslücke des aufbereiteten Eingangssignals findet kein Phasenvergleich statt. Dadurch wird verhindert, daß die PLL bzw. der VCO in der Impulslücke eine "falsche" Steuerspannung erhält und aus dem Takt gerät.

[0011] Der erfindungsgemäße Taktregenerator bietet eine hochohmige Anschaltung an eine signalführende Leitung ohne Störungen zu verursachen. Ferner wird vorteilhaft eine hohe Taktregegenerationsgenauigkeit und schnelle Einschwingzeit erreicht. Das Gerät ist leicht zu bedienen, erfordert keinen Abgleich und ist sehr preisgünstig in der Herstellung.

[0012] In einer bevorzugten Ausbildung wird die Steuerspannung für den VCO durch ein PID-Regelglied aus dem Komparatorsignal generiert.

[0013] Je nach Anwendungszweck ist vorgesehen, daß das Eingangssignal entweder vor oder nach der Umwandlung in ein unsymmetrisches Signal gleichgerichtet wird.

[0014] Eine Weiterbildung der Erfindung sieht vor, das Gerät als Zweikanalgerät auszubilden, da so die Frequenzmessung für die Hin- und Rückrichtung zur gleichen Zeit möglich ist. So können Frequenzunterschiede der Hin- und Rückrichtung, die zu 2Mbit-Ausfällen führen können, besser ermittelt werden.

[0015] Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme aus mehrere Zeichnungsfiguren beschrieben. Aus den Zeichnungen und ihrer Beschreibung ergeben sich weitere Merkmale und Vorteile der Erfindung. Es zeigen:

Fig 1:

Schaltplan des erfindungsgemäßen Taktregenerators

Fig 2:

Schaltplan einer alternativen Ausführung der Aufbereitungsstufe für das Eingangssignal:

Fig 3:

Schematisiert dargestellte ideale Signalverläufe im Taktregenerator.

Figuren 4 -9:

Signalformen, abgenommen mit einem Oszilloskop an verschiedenen

   Stellen der Schaltung nach Figur 1.

[0016] Bei der nachfolgenden Betrachtung wird von einem 2Mbit HDB3-Datenstrom vorausgesetzt, aus dem das zugehörige 2.048 MHz Taktsignal regeneriert werden soll. Andere Bit- bzw. Taktraten sind ebenfalls möglich und bedürfen nur der Anpassung einiger Schaltungsparameter.

[0017] Die Entwicklung basiert auf der Wirkungsweise einer PLL (Phase Lock Loop - Phasenregelschleife), die einen Oszillator phasen- und frequenzrichtig an ein Signal anbindet. In dieser Schaltung wird nun ein VCO (Voltage-Controlled Oszillator - spannungsgesteuerter Oszillator) an die Phase und die Frequenz eines 2Mbit HDB3-Signals gekoppelt.

[0018] Das HDB3 Signal besteht aus positiven (+3V) und negativen (-3V) Impulsen, sowie aus 0V als dritten Pegel. Die Impulse haben eine vorgegebene Form, die in der Spezifikation G.703 näher beschrieben ist und die in vorgegebenen Zeitabständen (spätestens nach 3 Bit mit 0V) immer wieder auftreten.

[0019] Diese Konventionen werden in der Entwicklung ausgenutzt, um eine Regeneration des Taktes zu ermöglichen.

[0020] Die Schaltung des Taktregenerators besteht im wesentlichen aus fünf Komponenten:
Eingangsstufe, PLL-Steuerstufe, Phasenvergleicher mit Loop-Filter, Spannungsgesteuerter Oszillator (VCO) und Spannungsversorgung

HDB3 Signalaufbereitung:

[0021] Das symmetrische HDB3-Eingangssignal HDB3 wird hochohmig von einer Leitung abgegriffen und mittels einem diskret aufgebauten Dioden-Brückengleichrichter D1-D4 gleichgerichtet. Dieses gleichgerichtete und immer noch symmetrische Signal wird mit einem Differenzverstärker U1 in ein unsymmetrisches Signal gewandelt, welches proportional des gleichgerichteten symmetrischen HDB3-Signals ist. Dieses analoge Signal wird, wegen der besseren Möglichkeit der Nachverarbeitung, mittels eines Komparators U2 in ein digitales TTL- bzw. CMOS-kompatibles Signal gewandelt. Dieses aufbereitete Signal HDB3= steht an Ausgang J1 zu Testzwecken zur Verfügung.

PLL-Steuereinheit:

[0022] Die PLL-Steuereinheit besteht im wesentlichen aus Baustein U3A (D-Flip-Flop) und diesem zugeordneten Bauteilen. Die Steuereinheit erzeugt ein Signal, welches den Phasenkomparator der PLL deaktiviert, wenn eine Impulslücke des HDB3-Signals ansteht.

[0023] Das aufbereitete HDB3= -Signal wird auf den CLK-Eingang des Flip-Flops U3A gegeben, wobei jeweils nur die steigende Flanke des HDB3= -Signals am nicht invertierten Ausgang Q von U3A einen H-Pegel erzeugt, welcher den Phasenkomparator, im wesentlichen bestehend aus den Bausteinen U4A und U4B, für einen Vergleich auf der fallenden Flanke des HDB3= -Signals freigibt, dadurch daß der Reset-Eingang der Bausteine U4A und U4B auf H-Pegel gezogen werden.

PLL (inkl. Loop-Filter):

[0024] Es handelt sich hierbei um einen Phasendetektor mit Vorzeichengedächtnis, d.h. einen frequenzempfindlichen Phasendetektor im wesentlichen gebildet durch die Bausteine U4A und U4B (D-Flip-Flops), der die fallende Flanke des HDB3= -Signals mit der steigenden Flanke eines von einem spannungsgesteuerten Oszillator U5 erzeugten Signals vergleicht. Am CLK-Eingang des Bausteins U4A liegt das invertierte HDB3= -Signal, invertiert deshalb, weil U3A eigentlich auf die steigende Flanke reagiert. Am CLK-Eingang des Bausteins U4B liegt das durch den Teiler U3B durch 2 geteilte Ausgangssignal des VCO (Baustein U5).

[0025] Der Vergleich durch die Bausteine U4A und U4B wird nur dann durchgeführt, wenn die PLL-Steuereinheit U3A durch Setzen des Ausgangs Q auf High-Pegel die Freigabe hierfür erteilt hat.

[0026] In dem Loop-Filter, gruppiert um den Baustein U6 (Operationsverstärker) wird aus den Ausgangssignalen des Phasendetektors eine Steuerspannung für den VCO erzeugt. Der Loop-Filter ist als PID-Regler ausgebildet, welcher die durch ein Dioden-Oder-Glied verknüpften Ausgangssignale der Bausteine U4A und U4B zu einer Steuerspannung für den VCO umformt.

Spannungsgesteuerter Oszillator (VCO)

[0027] Es wird ein Chip-VCO (U5) verwendet, der eine Grundfrequenz von ca. 4Mhz erzeugt. Dieses Signal wird, bevor es dem Phasendetektor zugeführt wird, von dem Baustein U3B durch zwei geteilt und stellt somit einen ca. 2 Mhz-Takt zur Verfügung, der dann mit Hilfe der Steuerspannung des Komparators bzw. Loop-Filters frequenz- und phasenstarr an das Eingangssignal gekoppelt wird, indem die Phase und Frequenz des VCO entsprechend an den Takt des HDB3-Eingangssignals angeglichen wird. Dieses Ausgangssignal des VCO bzw. des Teilers U3B ist auch jenes, das am Ausgang für eine Frequenzmessung zur Verfügung gestellt wird.

Spannungsversorgung:

[0028] Aus einer Eingangsspannung (Betriebsspannung) von mindestens ca. +7V wird mittels eines Spannungsreglerbausteins U8 eine Spannung von +5V erzeugt. Aus den +5V wird mittels einer Ladungspumpe U9 eine Spannung von -5V erzeugt. Zur Versorgung der Schaltung stehen somit +- 5Volt zur Verfügung.

[0029] Eine Modifikation gemäß Figur 2 sieht vor, die Eingangsschaltung in der Weise zu ändern, daß zuerst aus dem symmetrischen HDB3-Signal ein unsymmetrisches Signal erzeugt wird, welches die eins zu eins Abbildung des HDB3-Signals ist (bei weiterhin hochohmiger Ankopplung). Dies ermöglicht eine genaue Betrachtung der Impulsform des HDB3-Signals mittels eines Oszilloskop, ohne die Funktionsweise der Leitung zu stören. Auf diese Weise können Fehler in der Leitungsführung der 2Mbit-Leitung erkannt und bestimmt werden, die sich immer in der Impulsform des Signals niederschlagen (G.703 Maske). Dieses unsymmetrische Signal wird dann gleichgerichtet und dem Komparator zur Analog- Digitalwandlung zugeführt. Der Rest der Schaltung bleibt unverändert.

[0030] Figur 3 zeigt die idealisierten Signalverläufe in der Schaltung.
Ganz oben ist das HDB3-Eingangssignal dargestellt.

[0031] Die steigende Flanke des gleichgerichteten Signals HDB3= (U2, Pin7) setzt das Signal PLL-aktiviert an U3A, Pin 5.
Die Flip-Flops U4A und U4B zur Erzeugung der Signale PU (U4A, Pin 5) und PD (U4B, Pin 9) reagieren nur dann auf steigende Flanken des invertierten Eingangssignals Inv. HDB3= (U7B, Pin 4) bzw. des Ausgangssignals VCO (U3B, Pin 9), wenn das Signal PLL-aktiviert auf HIGH ist. Ist dieses Signal LOW, liegt ein Dauer-Reset an den Reset Eingängen der Flip-Flops U4A und U4B an.
Die steigende Flanke des Signals Inv.HDB3= bzw. VCO setzt das zugehörige Flip-Flop U4A bzw. U4B, wenn PLL-aktiviert HIGH ist.
Sind beide Flip-Flops U4A und U4B gesetzt, d.h. PU und PD sind HIGH, geht das Signal PLL-aktiviert auf LOW und es werden damit auch die Flip Flops bzw. die Signale PU und PD zurück gesetzt.
Die pulsbreitenmodulierten Signale von PU und PD werden zusammengeführt und über ein LOOP-Filter dem VCO (U5) als Regelspannung an Pin 13 zur Verfügung gestellt.

[0032] Die Zusammenführung von dem PLL-aktiviert Signal (U3A Pin5) und dem Reset Signal für die Flip-Flops U4A und U4B RESET DFF (U7C Pin5), über die Dioden D5 und D6, dient lediglich dazu, die PU und PD-Flip-Flops möglichst schnell zurückzusetzen wenn beide Signale (PU, PD) High sind, um die Glitsches auf PU und PD, möglichst kurz zu halten.

[0033] Die Figuren 4 bis 9 zeigen Signalformen, abgenommen an verschiedenen Stellen der Schaltung mit einem Oszilloskop. Die obere Kurve zeigt jeweils das an Kanal 1 (Ch1) anliegende Signal, die untere Kurve das an Kanal 2 (Ch2) anliegende Signal.
Zu bemerken ist, daß die Phasenregelschleife während den Messungen eingerastet ist.

[0034] In Figur 4 zeigt:

CH1 - Ein HDB3 Eingangssignal aus einem 2Mbit Generator;

CH2 - Das aufbereitete, invertierte Eingangssignal (HDB3=) der Schaltung (U7A Pin2).

In Figur 5 zeigt:

CH1 - Ein HDB3 Eingangssignal aus einem 2Mbit Generator;

CH2 - Das HDB3 Signal am Ausgang des ersten Operationsverstärkers (U1 Pin6).

In Figur 6 zeigt:

CH1 - Das aufbereitete HDB3= -Signal (U2 Pin7);

CH2 - Das PLL Freigabesignal (U3A Pin5).

In Figur 7 zeigt:

CH1 - Das aufbereitete HDB3= -Signal (U2 Pin7)

CH2 - Den Phasenkomparator Ausgang (HDB3 Seite U4A Pin5), Man erkennt Glitsches, weil nur noch eine minimale Nachregelung vorliegt.

In Figur 8 zeigt:

CH1 - Den Phasenkomparator Ausgang (HDB3 Seite U4A Pin5). Man erkennt Glitsches, weil nur noch minimale Nachregelung.

CH2 - Den Phasenkomparator Ausgang (VCO Seite U4B Pin9). Ebenfalls Glitsches, weil nur noch minimale Nachregelung.

In Figur 9 zeigt:

CH1 - Das VCO-Ausgangssignal (U5 Pin6);

CH2 - Das aufbereitete HDB3= Eingangssignal (U2 Pin7).

Ansprüche

1. Verfahren zur Regeneration eines Taktsignals mit einer Frequenz (f^*) aus einem HDB3-codierten symmetrischen Eingangssignal (HDB3), mit folgenden Schritten:

Gleichrichten und Umwandeln des Eingangssignals (HDB3) in ein unsymmetrisches, dem Eingangssignal proportionales aufbereitetes Eingangssignal (HDB3=);

Generieren eines Oszillatorsignals (Osc) mit einer Frequenz (f) mittels eines spannungsgesteuerten Oszillators (VCO);

Vergleichen der fallenden Flanke des aufbereiteten Eingangssignals (HDB3=) mit der steigenden Flanke des Oszillatorsignals (Osc) des VCO mittels eines Phasenkomparators und Erzeugen eines Komparatorsignals, wobei der Phasenkomparator durch eine Steuerstufe immer dann deaktiviert und der Vergleich nicht durchgeführt wird, wenn eine Impulslücke des Eingangssignals ansteht; und

Erzeugen einer Steuerspannung für den VCO aus dem gefilterten Komparatorsignal des Phasenkomparators, derart, daß sich die Frequenz (f) des Oszillators phasenrichtig auf die Frequenz (f^*) des Eingangssignals einstellt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerstufe auf jede steigende Flanke des aufbereiteten Eingangssignals anspricht und dadurch den Phasenkomparator für die Detektion der nächstfolgeden Flanke jeweils des aufbereitetem Eingangssignals und des Oszillatorsignals aktiviert.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuerspannung durch ein PID-Regelglied aus dem Komparatorsignal generiert wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Eingangssignal vor der Umwandlung in ein unsymmetrischesSignal gleichgerichtet wird.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Eingangssignal nach Umwandlung in ein unsymmetrisches Signal gleichgerichtet wird.

6. Taktregenerator für ein Taktsignal mit einer Frequenz (f*) aus einem HDB3-codierten symmetrischen Eingangssignal (HDB3), welcher umfasst:

eine Eingangsstufe zur Gleichrichtung und zur Umwandlung des symmetrischen Eingangssignals in ein dem Eingangssignal proportionales unsymmetrisches aufbereitetes Eingangssignal (HDB3=),

einen spannungsgesteuerten Oszillator (VCO) zur Erzeugung eines Oszillatorsignals (Osc) mit einer Frequenz (f);

einen Phasenkomparator zum Vergleichen der fallenden Flanke des aufbereiteten Eingangssignals (HDB3=) mit der steigenden Flanke des Oszillatorsignals (Osc) des VCO und zum Erzeugen eines Komparatorsignals;

ein Loop-Filter zur Bereitstellung einer Steuerspannung für den VCO aus dem gefilterten Komparatorsignal des Phasenkomparators, derart, daß sich die Frequenz (f) des Oszillators phasenrichtig auf die Frequenz (f^*) des Eingangssignals einstellt; und

eine Steuerstufe, welche den Phasenkomparator immer dann deaktiviert, wenn eine Impulslücke des Eingangssignals ansteht.

7. Taktregenerator nach Anspruch 6, dadurch gekennzeichnet, daß der Taktregenerator als Zweikanalgerät ausgebildet ist.

8. Taktregenerator nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das Loop-Filter eine PID-Regelcharakteristik aufweist.

Zeichnung