Die vorliegende Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette aus in Reihe geschalteten MOS-Transistoren eines ersten Leitungstyps, die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind.

Allgemein besteht eine Spannungsteilerschaltung aus mehreren in Reihe geschalteten Widerstandselementen, durch die derselbe Strom fließt. Die geteilten Ausgangsspannungen sind an den Verbindungspunkten der Widerstandselemente dieser Widerstandskette ableitbar.

Wenn eine solche Spannungsteilerschaltung in einer hochintegrierten Schaltung eingesetzt werden soll, muss sie mehreren Anforderungen genügen:

• a) Die von der Spannungsteilerschaltung eingenommene Fläche sollte so klein wie möglich sein.
• b) Ihre Ausgangsspannung sollte nur von der Schaltungsgeometrie abhängen.
• c) Der von der Schaltung gezogene Ruhestrom sollte so klein wie möglich sein und
• d) Der Ausgangswiderstand einer solchen Spannungsteilerkette sollte möglichst gering sein, damit die Schaltung als Spannungsquelle wirkt.

Im Stand der Technik sind Spannungsteilerschaltungen bekannt, die wenigstens einen Teil der obigen Anforderungen erfüllen und die Widerstandselemente verwenden. Die Widerstandselemente sind entweder in N-Diffusion oder in P-Diffusion hergestellt und ihr Schichtwiderstandswert liegt im Bereich von 10-100 Ohm/Flächeneinheit. Deshalb braucht man, um einen Widerstandswert von 10⁶ Ohm zu erreichen, der seinerseits einen Ruhestrom von nur wenigen µA bewirkt, ein recht großes Widerstandsareal in der Größenordnung von 10000 Flächeneinheiten. In vielen Fällen ist eine solche große Chipfläche unmöglich oder unerwünscht. Dies bedeutet, dass eine derartige Spannungsteilerschaltung die obigen Anforderungen a) und c) nicht erfüllt.

Eine andere mögliche Realisierung einer Spannungsteilerschaltung verwendet als Widerstandselemente MOS-Transistoren, die in ihrem linearen Bereich arbeiten. Der Strom durch jeden Transistor hängt von seiner Geometrie und von seinen Anschlussspannungen ab:$${\text{I}}_{\text{LIN}}{\text{= Beta x [(V}}_{\text{gs}}{\text{-V}}_{\text{th}}{\text{)V}}_{\text{ds}}{\text{-V}}_{\text{ds}}{\text{}}^{\text{2}}\text{/2].}$$

In dieser Beziehung repräsentieren V_gs, V_ds und V_th jeweils die Gate-Source-Spannung, die Drain-Source-Spannung und die Schwellenspannung. Beta hängt vom Herstellungsprozess und von dem Breiten-Längenverhältnis des Transistors ab. Die Ausgangsspannungen dieser Spannungsteilerschaltung hängen vom verwendeten Prozess (aufgrund V_th) ab und hängen nichtlinear von den Transistorabmessungen ab. Deshalb ist die obige Forderung b) nicht erfüllt.

Es ist Aufgabe der Erfindung, eine Spannungsteilerschaltung anzugeben, die ohne passive Bauteile, wie Widerstände oder Kondensatoren, realisierbar ist, und die gleichmäßig beabstandete Ausgangsspannungen aus einer angelegten Eingangsspannung unter Erfüllung der obigen Erfordernisse a) bis d) erzeugen kann.

Diese Aufgabe wird gelöst durch einen CMOS-Spannungsteiler mit einer ersten Kette aus in Reihe geschalteten MOS-Transistoren eines ersten Leitungstyps, die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind, dadurch gekennzeichnet, dass eine zweite Kette aus zu den ersten MOS-Transistoren komplementären in Reihe geschalteten MOS-Transistoren in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, wobei die MOS-Transistoren der ersten Kette so mit den MOS-Transistoren der zweiten Kette verbunden sind, dass jede MOS-Transistorkette die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette erzeugt.

Die Transistoren haben dieselbe Größe, das heißt, dass sie aneinander angepasst sind, und haben deshalb identische Gate-Source-Spannungen. Da sie miteinander in Reihe geschaltet sind, sind auch ihre Drain-Source-Spannungen gleich. Außerdem ist die Drain-Source-Spannung prozess- und temperaturunabhängig.

Die Erfindung löst die obige Aufgabe durch ausschließliche Verwendung von zueinander komplementären MOS-Transistoren des N- und P-Leitungstyps, verringert dadurch den Flächenbedarf, benötigt nur einen äußerst kleinen Ruhestrom und hat nur einen sehr kleinen Ausgangswiderstand, was ja für die CMOS-Technologie kennzeichnend ist. Ferner hängt die Ausgangsspannung nur von der Geometrie der Schaltung ab.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Die einzige Zeichnungsfigur zeigt eine beispielhafte Schaltungsanordnung einer Spannungsteilerschaltung, die aus einer Eingangsspannung vier gleichmäßig geteilte Ausgangsspannungen erzeugen kann.

Der in Fig. 1 gezeigte erfindungsgemäße CMOS-Spannungsteiler weist zwei MOS-Transistorketten A und B auf. Die erste Transistorkette A besteht aus fünf in Reihe geschalteten N-Kanal-MOS-Transistoren N0-N4, jeweils mit gleichen geometrischen Abmessungen. Da sie miteinander in Reihe geschaltet sind, haben die Transistoren N0-N4 auch identische Drain-Source-Spannungen, wenn ihre Gate-Source-Spannungen gleich sind. Sie arbeiten im linearen Bereich ihrer Kennlinie, und die zu teilende Eingangsspannung V_IN liegt zwischen dem drainseitigen Ende und dem sourceseitigen Ende an. Die Teilspannungen VOUT1-VOUT4 sind jeweils an den Sourceanschlüssen des zweiten bis fünften N-Kanal-Transistors N1-N4 ableitbar.

Die zweite Transistorkette B besteht aus fünf in Reihe geschalteten P-Kanal-MOS-Transistoren P0-P4, jeweils mit gleichen geometrischen Abmessungen und identischen Drain-Source-Spannungen, wenn angenommen ist, dass ihre Gate-Source-Spannungen gleich sind.

Jeder N-Kanal-MOS-Transistor der ersten Kette A verwendet eine von der zweiten Transistorkette B aus P-Kanal-MOS-Transistoren P0-P4 erzeugte Teilspannung als Gate-Source-Vorspannung. Umgekehrt verwendet jeder P-Kanal-MOS-Transistor P0-P4 der zweiten MOS-Transistorkette B als Gate-Source-Vorspannung eine Teilspannung, die von den N-Kanal-MOS-Transistoren N0-N4 der ersten Kette A erzeugt wird. Auf diese Weise fungiert jede der beiden MOS-Transistorketten A und B als Vorspannungsgeneratorschaltung für die jeweils andere Transistorkette. Wie die Figur zeigt, hat jeder Transistor eine Gate-Source-Spannung VG. Alle N-Kanal-Transistoren haben die gleiche geometrische Abmessung und leiten, da sie in Reihe geschaltet sind, denselben Strom. Deshalb müssen sie auch die gleichen Drain-Source-Spannungen haben. Dasselbe gilt für die P-Kanal-Transistoren P0-P4 der zweiten Kette B. Für die Versorgungsspannungen der zweiten Kette B gelten folgende Beziehungen:$${\text{VG >> als der Maximalwert aus {V}}_{\text{threshold}}{\text{, PMOS; V}}_{\text{threshold}}\text{, NMOS}}$$ und$${\text{VP = VG + V}}_{\text{IN}}{\text{, wobei V}}_{\text{IN}}\text{die zu teilende Eingangsspannung}$$ ist.