| (19) |
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(11) |
EP 1 137 009 A3 |
| (12) |
EUROPÄISCHE PATENTANMELDUNG |
| (88) |
Veröffentlichungstag A3: |
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05.12.2001 Patentblatt 2001/49 |
| (43) |
Veröffentlichungstag A2: |
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26.09.2001 Patentblatt 2001/39 |
| (22) |
Anmeldetag: 13.03.2001 |
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| (51) |
Internationale Patentklassifikation (IPC)7: G11C 11/22 |
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| (84) |
Benannte Vertragsstaaten: |
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AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR |
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Benannte Erstreckungsstaaten: |
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AL LT LV MK RO SI |
| (30) |
Priorität: |
23.03.2000 DE 10014387
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| (71) |
Anmelder: Infineon Technologies AG |
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81669 München (DE) |
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| (72) |
Erfinder: |
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- Böhm, Thomas
85604 Zorneding (DE)
- Manyoki, Zoltan
CDN-Kanata, ON K2L 3W9 (CA)
- Esterl, Robert
81827 München (DE)
- Röhr, Thomas
85609 Aschheim (DE)
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| (74) |
Vertreter: Patentanwaltskanzlei WILHELM & BECK |
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Nymphenburger Strasse 139
80636 München
80636 München (DE) |
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| (54) |
Intergrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen
der Bitleitungsreferenzspannung |
(57) Bei einem insbesondere ferroelektrischen Halbleiter-Speicher mit einem differentiellen
Schreib-/Leseverstärker (SA), der über Transfertransistoren (T) mit einem aus einer
Bitleitung (BLi) und einer entsprechenden Referenzbitleitung (/BLi) bestehenden Bitleitungspaar
verbunden ist zum Lesen und Schreiben von Daten aus und in den Speicherkondensator
(MC), ist zur Steigerung der Genauigkeit der Bitleitungsreferenzspannung vorgesehen,
dass eine Hauptreferenzbitleitung (/BL0) über ein Ladungs-Schaltelement (TL) mit einer
Referenzspannung (VREF) verbunden ist, und dass zumindest eine weitere Referenzbitleitung
(/BLi) über ein Ausgleichs-Schaltelement (TA) zum Ladungsausgleich zwischen den Referenzbitleitungen
mit der Hauptreferenzbitleitung verbunden ist.