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(11) | EP 1 638 149 A2 |
| (12) | DEMANDE DE BREVET EUROPEEN |
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| (54) | Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal à hétérostructure et transistor correspondant |
| (57) La présente invention concerne un transistor à effet de champ à grille isolée (T)
comprenant un canal fin semi-conducteur contraint à hétérostructure (4,5) s'étendant
entre la grille (6) et un diélectrique (9) enterré dans le substrat (SB).
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[0001] La présente invention concerne les circuits intégrés, plus particulièrement l'élaboration de transistors à canaux à hétérostructure au sein de circuits intégrés.
[0002] Des transistors à canal semi-conducteur à hétérostructure Si/SiGe réalisés directement dans un substrat (« BULK ») sont connus.
[0003] De tels transistors ont cependant l'inconvénient de présenter des effets à canaux courts (SCE, « Short Canal Effect » en langue anglaise) et « d'abaissement de la barrière de potentiel induite par la polarisation du drain » (Drain Induced Barrier Lowering (DIBL) en langue anglaise). Plus précisément lorsque la longueur de la grille du transistor diminue, le potentiel au centre du canal va être fortement modifié et donc la tension de seuil du transistor va être changée, car la barrière de potentiel entre la source et le drain est abaissée. Cet effet est l'effet SCE. A cela se rajoute l'action du potentiel de drain qui va encore baisser la barrière de potentiel : c'est l'effet DIBL.
[0005] L'invention a pour but de proposer un transistor offrant une meilleure mobilité des porteurs dans le canal, tout en s'affranchissant des problèmes d'effets à canaux courts (SCE) et de DIBL, malgré une conduction enterrée des porteurs.
[0006] Un autre but de la présente invention est d'obtenir une augmentation de la conduction des électrons à travers une couche de silicium contraint en tension dans des dispositifs de type NMOS.
[0007] Un autre but de la présente invention est d'obtenir une augmentation de la conduction des trous à travers des couches de silicium contraint et de silicium-germanium comprimé dans des dispositifs de type PMOS.
[0008] La présente invention propose donc un procédé de fabrication d'un transistor à effet de champ à grille isolée comprenant :
a- le dépôt, sur une zone active d'un substrat, d'une couche constituée d'un matériau sélectivement éliminable par rapport au matériau constituant la zone active,
b- la réalisation d'un canal fin semi-conducteur contraint à hétérostructure sur la couche de matériau sélectivement éliminable,
c- la réalisation d'une grille isolée sur le canal,
d- le retrait sélectif de la couche de matériau sélectivement éliminable de façon à créer une cavité sous le canal,
e- le dépôt d'un matériau diélectrique dans ladite cavité de façon à créer un bloc diélectrique,
f- la réalisation à partir de la zone active du substrat d'une région de source et d'une région de drain s'étendant d'une part et d'autre et au contact du canal, le bloc diélectrique étant alors enterré sous le canal.
[0009] En combinant un canal fin semi-conducteur contraint à hétérostructure avec un diélectrique enterré sous ledit canal et délimitant ce dernier, on obtient une meilleure mobilité des porteurs dans le canal, tout en s'affranchissant des problèmes des transistors de l'art antérieur, i.e. effets à canaux courts et de DIBL.
[0010] L'homme du métier saura choisir l'épaisseur du canal pour obtenir un canal fin. Cela étant à titre indicatif, l'épaisseur d'un tel canal est avantageusement inférieure à 10 nm.
[0011] Selon un mode de mise en oeuvre de l'invention, la zone active du substrat comprend un alliage silicium-germanium dont le rapport de la concentration en germanium sur la concentration en silicium augmente en direction de la surface du substrat, et la couche constituée d'un matériau sélectivement éliminable est une couche de silicium contraint obtenue par épitaxie à partir de la surface supérieure de la zone active du substrat.
[0012] On peut par exemple former le canal en épitaxiant une première couche d'alliage de silicium-germanium sur la couche de silicium contraint afin d'obtenir une couche d'alliage de silicium-germanium comprimé, et en épitaxiant une seconde couche de silicium sur ladite première couche, de façon à obtenir du silicium contraint en tension.
[0013] Selon un mode de mise en oeuvre de l'invention, la formation des régions de source et de drain comprend une épitaxie d'un matériau comprenant du silicium.
[0014] L'invention propose également un transistor à effet de champ à grille isolée comprenant un canal fin semi-conducteur d'épaisseur comprise entre 1 à 10 nm à hétérostructure comprenant une couche d'alliage de silicium germanium et une couche de silicium contraint situées entre la grille et un diélectrique posé sur la zone active du substrat.
[0015] Selon un mode de réalisation, la couche de silicium contraint a une épaisseur comprise entre 1 et 5 nm.
[0016] D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels :
- les figures 1 à 7 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre d'un procédé selon la présente invention, et
- la figure 8 représente schématiquement un transistor à effet de champ à grille isolée au sein d'un circuit intégré selon la présente invention.
[0017] On va maintenant décrire plus en détails, les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention.
[0018] Sur la figure 1, on forme par épitaxie sur un substrat SB, par exemple en silicium, une couche 1 d'un alliage silicium-germanium dont le rapport de la concentration en germanium sur la concentration en silicium augmente en direction de la surface du substrat SB. Le silicium et le germanium constituant l'alliage est présent en un rapport Si1-xGex, avec x variant par exemple de 0 à 0,2 en direction de la surface du substrat (SB).
[0019] Dans cette couche 1, une zone active ZA est formée entre deux zones d'isolation 2, lesdites zones d'isolation pouvant être des tranchées d'isolation. Ces tranchées d'isolation peuvent être, par exemple, profondes de type DTI (« Deep Trench Isolation ») ou peu profondes de type STI (« Shallow Trench Isolation »).
[0020] Sur la zone active ZA (figure 2), on forme une couche 3 de silicium par épitaxie sélective, ledit silicium étant contraint en raison de la non-continuité des mailles entre le réseau cristallin du silicium de la couche 3 et celui de l'alliage SiGe de la zone active ZA. A titre indicatif, l'épaisseur de la couche 3 peut être de 15 nm, mais est plus généralement comprise entre 10 nm et 40 nm.
[0021] De la même façon, on réalise par épitaxie sélective, une couche 4 d'un alliage de silicium-germanium contraint et comprimé sur la couche 3. A cet égard le pourcentage de germanium dans la couche 4 est choisi supérieur au pourcentage de germanium dans la zone active ZA. L'épaisseur de la couche 4 peut par exemple être de 3 nm, mais est plus généralement comprise entre 1 nm et 5 nm.
[0022] Une couche 5 de silicium contraint et en tension est ensuite réalisée par épitaxie sélective sur la couche 4. L'épaisseur de la couche 5 peut par exemple être de 3 nm, mais est plus généralement comprise entre 1 nm et 5 nm.
[0023] On réalise ensuite une région de grille 6, pouvant être en polysilicium, par des moyens connus en soi. Cette région de grille 6 est entourée d'espaceurs 7 (figure 3) et est séparée de la couche 5 de silicium en tension par une couche d'oxyde de silicium 71 (oxyde de grille).
[0024] Sur la figure 4, les couches 4 et 5, respectivement d'alliage de silicium-germanium comprimé et de silicium contraint, sont gravées par des moyens connus, par exemple par gravure anisotropique, en utilisant la région de grille 6 et les espaceurs 7 en tant que masques. Des espaceurs supplémentaires 8 sont réalisés de part et d'autre des espaceurs 7 et des couches 4 et 5, lesdits espaceurs serviront ultérieurement de masques.
[0025] La couche 3 de silicium contraint est ensuite éliminée (figure 5), laissant ainsi place à une cavité 9 entre la couche 4 d'alliage SiGe comprimé et la surface de la zone active ZA. Cette élimination est effectuée par des moyens connus, par exemple par gravure plasma isotrope sélective en utilisant un plasma du type (CF4, CH2F2, N2, O2). Les conditions de pression et de température seront ajustées par l'homme du métier pour obtenir une vitesse de gravure désirée. La gravure peut par exemple s'effectuer à 25°C et à pression atmosphérique.
[0026] On effectue ensuite un dépôt d'une couche 90 d'un diélectrique (par exemple du SiO2) sur la surface de la zone active ZA et dans la cavité 9 (figure 6).
[0027] Sur la figure 7, ladite couche 90 de diélectrique est gravée, par des moyens connus, par exemple par gravure anisotropique, en utilisant les espaceurs 8 comme masques.
[0028] On forme (figure 8), par épitaxie sélective, des zones semiconductrices 10 et 11, de part et d'autre du transistor, à partir de la zone active ZA jusqu'au niveau de la surface de la couche 5 de silicium contraint en tension. Puis on effectue une implantation de dopant sur ces zones 10 et 11 pour former les régions de source et de drain.
[0029] Le bloc diélectrique 91, maintenant enterré dans le substrat, a une épaisseur identique à la couche 3 de silicium contraint de départ, c'est-à-dire typiquement 15 nm, plus généralement compris par exemple entre 10 nm et 40 nm.
[0030] Sur la figure 8, on a donc représenté un circuit intégré CI comprenant un transistor T à effet de champ à grille isolée selon l'invention.
[0031] Le circuit intégré comporte un substrat SB, surmonté d'une couche 1 d'alliage de silicium-germanium dont le rapport de la concentration en germanium sur la concentration en silicium augmente en direction de la surface du substrat (SB).
[0032] Le transistor T est réalisé sur la zone active ZA dans ladite couche 1 et se trouve entre deux zones d'isolation 2. Ledit transistor comprend un canal fin semi-conducteur contraint à hétérostructure, constitué d'une couche 4 d'alliage en SiGe comprimé et d'une couche 5 de silicium en tension, s'étendant entre la grille 6 et un bloc diélectrique 91 enterré dans le substrat SB.
1. Procédé de fabrication d'un transistor à effet de champ à grille isolée (T) comprenant
:
a. le dépôt, sur une zone active (ZA) d'un substrat (SB), d'une couche (3) constituée d'un matériau sélectivement éliminable par rapport au matériau constituant la zone active (ZA),
b. la réalisation d'un canal fin semi-conducteur contraint à hétérostructure (4,5) sur la couche de matériau sélectivement éliminable (3),
c. la réalisation d'une grille isolée (6) sur le canal (4,5),
d. le retrait sélectif de la couche de matériau sélectivement éliminable (3) de façon à créer une cavité (9) sous le canal (4,5),
e. le dépôt d'un matériau diélectrique (91) dans ladite cavité (9) de façon à créer un bloc diélectrique,
f. la réalisation à partir de la zone active (ZA) du substrat (SB) d'une région de source (10) et d'une région de drain (11) s'étendant d'une part et d'autre et au contact du canal (4,5), le bloc diélectrique (91) étant alors enterré sous le canal (4,5).
2. Procédé selon la revendication 1, caractérisé en ce que l'épaisseur de canal (4,5) est inférieure à 10 nm.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la zone active du substrat (ZA) comprend un alliage de silicium-germanium dont le
rapport de la concentration en germanium sur la concentration en silicium augmente
en direction de la surface du substrat (SB) et en ce que la couche (3) constituée d'un matériau sélectivement éliminable est une couche de
silicium contraint obtenue par épitaxie à partir de la surface supérieure de la zone
active (ZA) du substrat (SB).
4. Procédé selon la revendication 3, dans lequel on forme le canal (4,5) en épitaxiant
une première couche d'alliage de silicium-germanium, sur la couche de silicium contraint
(3) afin d'obtenir une couche d'alliage de silicium-germanium comprimé (4), et en
épitaxiant une seconde couche de silicium (5) sur ladite première couche afin d'obtenir
une couche de silicium contraint en tension.
5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la formation
des régions de source (10) et de drain (11) comprend une épitaxie d'un matériau comprenant
du silicium.
6. Circuit intégré comprenant un transistor à effet de champ à grille isolée (T) comprenant
un canal fin semi-conducteur d'épaisseur comprises entre 1 et 10 nm, à hétérostructure
(4,5) comprenant une couche d'un alliage de silicium-germanium (4) et une couche de
silicium contraint (5) situées entre la grille (6) et un diélectrique (91) posé sur
la zone active (ZA) du substrat (SB).
7. Circuit intégré selon la revendication 6, dans lequel la couche de silicium contraint
a une épaisseur comprise entre 1 et 5 nm.