Halbleiter-Zellenstruktur für eine Eimerkettenschaltung sowie Verfahren zur Herstellung derselben

Abstract

 Eine Halbleiterzellenstruktur für die Verwendung in einer Eimerkettenschaltung enthält die Kombination einer MOS-Kapazität mit einer MOSFET-Anordnung, um eine Ladungsübertragungszelle zu bilden. Dabei ist auf der einen Seite der Drindiffusion (104) und mit ihr verbunden eine dünne ionenimplantierte Drainverlägerung (107) angeordnet, die von einem kurzen Kanalbereich (105) von der benachbarten Draindiffusion (104') getrennt ist. Über dem Kanalbereich (105) und dem ionenimplantierten Drainvergrößerungsbereich (107) ist ein durchgehend dünner Oxidfilm gleichmäßiger Dicke (110) unterhalb des Gates (112) vorhanden. Dadurch wird die Effizienz der Ladungsübertragung von Zelle zu Zelle gesteigert und die Empfindlichkeit der Schwellwertspannung gegenüber der Source-Drain- Spannung reduziert. Das Gate (112) der Zelle überlappt zum größten Teil die Drain und nur zu einem kleinen Teil die Source, die Gate-Drain-Kapazität pro Flächeneinheit ist maximiert durch Aufrechterhaltung der gleichförmig dünnen Oxidschicht (110) über dem Gatebereich. Diese Halbleiterzellenstruktur für eine Eimerkettenschaltung kann in integrierter Technologie mit anderen logischen FET-Anordnungen bei reduzierten parasitären Kapazitäten auf einem Chip hoher Integrationsdichte realisiert werden.

Beschreibung

[0001] Die Erfindung bezieht sich auf eine Halbleiterzellen- struktur für eine Eimerkettenschaltung sowie ein Verfahren zur Herstellung derselben; die Eimerkettenschaltung besteht aus einer Reihe von solchen hintereinander geschalteten Zellen, die gesteuert Ladungen von Zelle zu Zelle übertragen.

[0002] Eine Eimerkettenschaltung besteht aus einer Folge von hintereinander geschalteten Schalttransistoren, die Kapazitäten dadurch miteinander verbinden, daß die Gates alter-ⁱ nierender Transistoren in einer Folge durch nicht überlap- pende Zeitgabeimpulse beaufschlagt werden. Eimerkettenschaltungen werden vorteilhafterweise in der Technik der Feldeffekttransistoren ausgeführt, wodurch eine in der Struktur und in der Herstellung einfache Eimerkettenzelle erzielt wird. Ein Spannungs- bzw. Ladungssignal, das die Einheit einer binären Information repräsentiert, wird an der Source der ersten der Reihe von FET-Eimerkettenzellen eingespeist. Wenn der erste Taktimpuls am Gate der ersten Eimerkettenzelle auftritt, wird der vorher rückgestellte Drainknoten im Bootstrapverfahren durchlässig gemacht, so daß Strom durch den FET fließt und die Einheit der Binärinformation zu der Speicherkapazität zwischen der ersten und zweiten Zelle übertragen wird. Danach, wenn der Taktimpuls am Gate der zweiten Eimerkettenzelle auftritt, wird die Einheit der Binärinformation, die am Kapazitätsknoten zwischen der ersten und der zweiten Zelle gespeichert ist, durch die zweite Zelle zu dem vorher rückgestellten Kapazitätsknoten zwischen der zweiten und dritten Zelle übertragen. In dieser Weise kann ein Spannungs- bzw. Ladungssignal durch einen Strang von Eimerkettenzellen transferiert werden, bei Nutzung eines Zweiphasentaktes, um einen seriellen Speicher, eine Signalübertragung oder eine Signalbearbeitungs-Arbeitsweise durchzuführen. Diese Arbeitsweise ist schematisch in Fig. 1d dargestellt. Für jede Ladungsübertragung ist immer eine Zelle vorgesehen, die bei Beginn der Arbeitsweise ohne übertragene Ladung ist. Diese leere Zelle wird auf ein Referenzpotential, das der letzten Zelle in der Kette entspricht, aufgefrischt, wobei dieses in der zum Informationsfluß umgekehrten Richtung fortschreitend durchgeführt wird. Auf diese Weise werden bei einer zweiphasigen Taktgebung 2N Zellen benötigt, um N Bits an Informationen zu speichern. Die Anzahl der Zellen kann auf

N reduziert werden bei einer mehrphasigen Taktgebung mit m Takten, um N Informationsbits zu speichern.

[0003] Für den Aufbau einer guten Eimerkettenzelle müssen eine Anzahl von Voraussetzungen erfüllt werden. Eimerkettenzellen werden nicht in Alleinstellung verwendet, sondern in kettenförmiger Anordnung einer großer Anzahl von ihnen, weswegen die Zelle in der Dimension klein sein muß und an die Erfordernisse der Herstellung in integrierter Schaltungstechnik hoher Dichte anpaßbar sein muß. Da lange Ketten dieser Zellen für viele Anwendungen notwendig sind, muß die Übertragungseffizienz jeder Zelle nahe bei 1 liegen und darf nicht unterschiedlich sein bei der Übertragung einer binären 0 oder bei der Übertragung eines binären 1-Signals.

[0004] In Fig. 1a ist eine Implementierung einer aus dem Stand der Technik bekannten Eimerkettenzelle dargestellt, in Fig. 1b ein Querschnitt dieser Zelle entlang der Linie 1b - 1b und in Fig. 1c ist ein Querschnitt entlang der Linie 1c - 1c von Fig. 1a dargestellt. Die Eimerkettenzelle, die in den Figuren 1a bis 1c dargestellt ist, weist ein Metallgate auf, das, obwohl es kein Self-Aligned-Gate aufweist, einfacher in der Fabrikation ist als polykristalline Silicium-Self-Aligned-Gate-Anordnungen sind, wodurch eine ebenere Obenflächenkontur erzielbar ist, auf der Photolithographie mit größerer Auflösung vorgenommen werden kann. Die dargestellte, aus dem Stand der Technik bekannte Eimerkettenzelle ist als Teil einer integrierten Schaltung in einem P-leitenden Halbleitersubstrat 2 hergestellt und weist eine N+ leitende Diffusionszone 4 auf, die als ihr kapazitiver Speicherknoten dient. Unter der dicken Oxydschicht 6 in Fig. 1b befindet sich der Diffusionsbereich 4', dessen rechte Seite als Source in der Eimerkettenanordnung 12 dient und dessen linke Seite als Teil der Drain für die Eimerkettenanordnung auf der linken Seite der Anordnung 12 dient. Die in Fig. 1b dargestellte bekannte Zelle weist eine dicke Schicht 6 aus Siliciumdioxid auf, die zum Trennen der Gates 12 und 14 von benachbarten Eimerkettenzellen dient. Zwischen den dicken Schichten 6 aus Siliciumdioxid ist eine dünne Schicht aus Siliciumdioxid mit einem relativ dünnen Teil 8 angeordnet, deren typische Dicke in der Größenordnung von 50 bis 100 nm liegt und ein etwas dickerer Teil 10, der eine übliche Dicke in der Größenordnung von ca. 100 nm bis 150 nm aufweist. Die Gate-Metallelektrode 12 der Eimerkettenzelle ist zwischen den dicken Schichten 6 aus Siliciumdioxid angebracht und zwar über den Oxidschichten 8 und 10. Eine unterschiedliche Oxidschichtdicke unterhalb der Gate-Elektrode 12 einer Nicht-Self-Aligned-Gate-FET-Anordnung im Bereich zwischen den Bereichen 6 und 8 gemäß Fig. 1b ist gemä der Lehre des Standes der Technik wünschenswert, um parasitäre kapazitive Kopplung zwischen dem Gate 12 und der Source-Diffusion 4' zu reduzieren. In der Tat sind solche Anordnungen auf Chips mit großer Integrationsdichte vorhanden, die auch eine Eimerkettenschaltung enthalten, um andere logische und Eingangs-/Ausgangsoperationen vorzunehmen. Der Herstellprozeß dieser bekannten Art bei der Bildung des dickeren Bereichs beruht auf der verstärkten Oxydationsrate stark dotierten Siliciums, wie beispielsweise solches in den Diffusionsbereichen 4'. Jedoch ist mit diesem Vorteil der Nachteil verbunden, daß die entsprechende Oxidschicht 10 über dem Diffusionsbereich 4 wächst, was gleichzeitig die Kapazität zwischen dem Gate 12 und dem Diffusionsbereich 4 reduziert. Dieser nachteilige Effekt tritt dann besonders in Erscheinung, wenn diese FET-Vorrichtung als ein Element einer Eimerkettenschaltung verwendet wird, da der Ladungsspeicherknoten der Zelle, der zwischen dem Gate und dem Diffusionsbereich gebildet ist, eine reduzierte Kapazität pro Flächeneinheit aufweist.

[0005] Der kapazitive Speicherbereich einer Eimerkettenzelle ist generell an dem Teil 10 der dünnen Oxidschicht zu fin_- den und der Feldeffektschaltteil der Eimerkettenzelle ist generell am Teil 8 der dünnen Oxidschicht angeordnet. Die dargestellte bekannte Eimerkettenzelle weist Nachteile auf, die typisch für den Stand der Technik sind. Im Stand der Technik ist das Problem noch nicht erkannt und auch nicht gelöst, welches darin besteht, auf demselben integrierten Chip sowohl unterschiedliche logische Oxid-FET-Vorrichtungen als auch Eimerkettenschaltungen mit einer minimalen Dicke der Siliciumdioxidschicht 10 im kapazitiven Speicherbereich zu vereinen, um somit die Kapazität pro Flächeneinheit zu maximieren und gleichzeitig die Dicke der Oxidschicht zwischen den Bereichen 6 und 8 in Fig. 1b zu vergrößern, um die kapazitive Kopplung zur Source zu minimieren. Die Ladungswanderung entlang einer Eimerkette, wie sie in Fig. 1b als Schaltbild dargestellt ist, ist das Ergebnis eines kapazitiven Bootstraping-Verfahren, bei dem die Größe der Ladungsverschiebung von Knoten zu Knoten eine Funktion der Differenz der Größe zwischen der Gate-Source-Kapazität C_gs und der Gate-Drain-Kapazität Cg_d ist. Umso größer Cg_d gegenüber Cg_s ist, umso größer ist die Größe der verschobenen Ladung. Da die minimale Kapazität pro Eimerkettenzella zum Erzielen eines detektierbaren Ausgangssignals für eine besondere Anwendung notwendig ist, muß die Zelle bereichsmäßig größer gemacht werden, um die Kapazitätserfordernisse zu erfüllen.

[0006] Ein anderes mit der aus dem Stand der Technik bekannten Eimerkettenzelle, wie sie typisiert durch Fig. 1a bis 1c dargestellt ist verbundenes Problem liegt in der Unmöglichkeit, eine Selbstausrichtung der Strukturelemente der Eimerkettenzelle vorzunehmen, so daß der Abstand X, der für die Ausrichttoleranzen notwendig ist, die zwischen dem Diffusionsbereich 4 und den Gateoxid-Ätzstufen notwendig sind, zu klein ist. Dieses führt notwendigerweise dann dazu, den Trennungsabstand zwischen benachbarten Ketten der Eimerkettenzellen größer zu machen. Andere schwierige Probleme liegen ` darin, daß ein Kanalkurzschluß auftreten kann, wenn benachbarte Zellen innerhalb derselben Eimerkettenschaltung zu nahe aneinander gebracht werden. Aufgrund der wesentlichen vertikalen Tiefe des Diffusionsbereichs 4 gemäß Fig. 1b, gegenüber dem Kanalbereich zwischen den Diffusionsbereichen 4 und 4', wird die Trennungsdistanz zwischen diesen Diffusionsbereichen 4 und 4' reduziert, so daß die Schwellwertspannung für den Feldeffekttransistorteil der Eimerkettenvorrichtung unterhalb der dünnen Oxidschicht 8 gegenüber der Größe der Spannungsdifferenz zwischen den Diffusionsbereichen 4 und 4' empfindlich wird. Dies verursacht, daß die Schwellwertspannung und damit die Ladungsübertragungseffizienz der Vorrichtung, unterschiedlich für binäre Eins-Signale und für binäre Null-Signale sind. Da die Schwellwertspannung und die Effizienz der Ladungsübertragung von dem logischen Wert des zu übertragenden Signals abhängig wird, können lange Ketten solcher Eimerkettenzellen eine Verminderung des übertragenen Signals beinhalten, die besonders offenkundig bei dem ersten unterschiedlichen Bit einer Sequenz auftreten.

[0007] Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, die Packungsdichte für Eimerkettenschaltungen durch die Zellgestaltung zu erhöhen, die Empfindlichkeit der Schwellwertspannung einer Eimerkettenschaltung in Abhängigkeit von der Spannungsgröße zwischen Source und Drain zu reduzieren, die überlappende Kapazität zwischen Gate und Source zu minimieren und die überlappende Kapazität zwischen Gate und Drain in der Eimerkettenanordnung zu maximieren, weiterhin die Aufgabe, die Probleme mit dem kurzen Kanaleffekt in einer Eimerkettenschaltung zu reduzieren und darüber hinaus auf demselben integrierten Chip sowohl FET logische Schaltungen mit reduzierten parasitären Kapazitäten als auch Eimerkettenschaltungen mit maximierter Gate-Drain-Kapazität pro Flächeneinheit vereinen zu können.

[0008] Die durch die Erfindung erreichten Vorteile liegen im wesentlichen darin, daß eine Zellenstruktur für eine Eimerkettenschaltung geschaffen ist, die eine MOS-Kapazität mit einem MOS-FET vereint, mit einer Schwellwertspannung, deren Empfindlichkeit gegenüber dem Source-Drainpotential reduziert ist, damit eine höhere Ladungsübertragungseffizienz erreicht ist, die Zelle in ihren Abmessungen kleiner gestaltet werden kann, eine reduzierte parasitäre Kapazität zum Substrat erzielt ist, aufgrund der reduzierten Seitenwandbereiche der ionenimplantierten Drain und somit insgesamt die Packungsdichte erhöht ist.

[0009] Im folgenden wird die Erfindung anhand des in den Figuren erläuterten Ausführungsbeispieles in Aufbau und Wirkungsweise näher erläutert.

[0010] Die Figuren zeigen im einzelnen:

Fig. 1a eine Draufsicht auf eine Eimerkettenanordnung, die aus dem Stand der Technik bekannt ist;

Fig. 1b eine Seitenansicht des Schnitts entlang der Linie 1b-1b aus Fig. 1a;

Fig. 1c eine Seitenansicht des Schnitts entlang der Linie 1c-1c aus Fig. 1a;

Fig. 1d ein schematisches elektrisches Schaltbild der in Fig. 1a dargestellten Eimerkettenanordnung;

Fig. 2a eine Draufsicht auf ein Ausführungsbeispiel gemäß der Erfindung, die die verbesserte Eimerkettenschaltung mit der implantierten Drain- vergrößerung zeigt;

Fig. 2b eine Seitenansicht des Schnitts entlang der Linie 2b-2b aus Fig. 2a;

Fig. 2c eine Seitenansicht des Schnittbildes entlang der Linie 2c-2c aus Fig. 2a;

Fig. 2d schematisch ein elektrisches Schaltbild der erfindungsgemäß gestalteten Eimerkettenanordnung aus Fig. 2a;

Fign. 3a zeigen die Folge von Prozeßschritten, die bis ^3e zur Herstellung der in Fig. 2.dargestellten Eimerkettenanordnung vorteilhaft angewendet werden;

Fig. 4 eine graphische Darstellung der Beziehung zwischen der Empfindlichkeit der Eimerkettenanordnung bzw. das Verhältnis, der Schwellwertspannung zu der Source-Drainspannung in Abhängigkeit von der effektiven Kanallänge der Anordnung; und

Fig. 5 eine graphische Darstellung der Abhängigkeit des Übertragungsverlustes pro Stufe von der effektiven Kanallänge bei einer Eimerkettenanordnung der in Fig. 2 gezeigten Ausführung.

[0011] Die in der Fig. 1 dargestellte, aus dem Stand der Technik bekannte Anordnung ist in der Einleitung vorliegender Beschreibung bereits abgehandelt worden, weswegen jetzt hier nicht näher auf diese mehr eingegangen werden muß.

[0012] Um für eine Eimerkettenanordnung optimale Verhältnisse zu schaffen, muß die dünne überlappende Kapazität zwischen Gate und Drain maximiert werden, während gleichzeitig die parasitären Kapazitäten zwischen Gate und Source sowie zwischen dem Diffusionsbereich und dem Substrat minimal gehalten werden müssen. Zusätzlich sollte die Strom-Spannungscharakteristik, die in Beziehung zur Schwellwertspannung des Feldeffekttransistors steht, unabhängig von der Drain-Source-Spannung sein und die Leitfähigkeit im durchgeschalteten Zustand sollte sehr hoch sein, um eine maximale Übertragungseffizienz sowohl bei niedrigen als auch bei hohen Arbeitsfrequenzen zu erzielen. Zusätzlich soll die Anordnung möglichst eng gepackt werden können, um für optimale Bitdichte minimalen Platz zu erreichen und dabei eine hohe Ausbeute des Halbleiterchips zu erzielen. Alle diesen Kriterien werden von der in den Fign. 2a-2c dargestellten Halbleiterzelle für eine Eimerkettenschaltung erfüllt. Bei dieser Anordnung ist ein kapazitiver Speicherbereich mit dem Schaltbereich des Feldeffekttransistors vereint durch Anwendung einer gleichförmigen Dicke der dünnen Oxidschicht 110, die sich über eine Drain-Vergrößerung 107, die ionenimplan- tiert ist, um einen kapazitiven Speicherknoten für die Eimerkettenzelle zu bilden.

[0013] In den Fign. 2a und 2b ist eine Folge von miteinander seriell verbundenen Eimerkettenzellen dargestellt, währen in der Fig. 2c eine Zelle von einem Paar benachbarter Eimerketten dargestellt ist. Die Zellen sind aus Elementen eines integrierten Schaltkreises gebildet und zwar in einem p-leitenden Halbleitersubstrat 102, das einen Widerstand zwischen etwa 1,3 und 1,7 Ohm cm aufweist. Dieses Substrat mit niedrigem Widerstand hilft bei der Reduzierung der Kanalkurzschlüsse und der elektro statischen Rückkopplungseffekte, wodurch die Empfind; lichkeit der Schwellwertspannung gegenüber der Source-Drainspannung reduziert wird.

[0014] Ein erster Sourcebereich 104 einer ersten Zelle, die durch ein Gate 112 angedeutet ist, wird in der Fläche des Halbleitersubstrats gebildet und hat eine n-Leitung durch Dotierung des Substrates mit Phosphor oder Arsen.

[0015] Ein zweiter Sourcebereich 104' für eine zweite Zelle, auf der linken Seite der ersten Zelle in Fig. 2b,wird durch Eindiffundierung von n-Leitungstypen in das p-leitende Substrat gebildet und ist von dem ersten Sourcebereich 104 beabstandet, so daß der Substratbereich zwischen beiden den kapazitiven Speicherknoten und auch den Feldeffekttransistor-Schaltbereich für die erste Zelle bildet. Eine dicke Siliciumdioxidschicht 106 ist über den Sourcebereichen 104 und 104' gebildet. Eine dünne Oxidschicht 110 mit einer gleichförmigen Dicke ist über dem Halbleitersubstrat 102 in dem Bereich zwischen den dicken Oxidschichten 106 gebildet. Ein Übergangsoxidbereich zwischen der dünnen Oxidschicht 110 und der dicken Oxidschicht unterhalb der Gateelektrode 112 hat eine größere Dicke als es der Dicke der dünnen Oxidschicht 110 entspricht, um die parasitäre Kapazität zwischen dem Gate 112 und der Source 104' zu reduzieren. Eine Drainvergrößerung 107 ist durch Ionenimplantierung eines n-leitenden Doteriungsstoffes, wie Phosphor oder Arsen, durch die dünne Oxidschicht 110 hindurch gebildet, um einen Teil des gesamten Bereiches zwischen den Sourcebereichen 104 und 104' einzunehmen, wobei ein Kanalbereich 105, der die anfängliche Substratleitfähigkeit aufweist, freigelassen ist, der Kanalbereich liegt somit zwischen de implantierten Drainvergrößerung 107 und der Source 104 . Die Dicke der ionenimplantierten Drainvergrößerung 107 ist wesentlich dünner als es der Tiefe der Source 104 oder 104' unterhalb der Fläche des Halbleitersubstrats 102 entspricht und liegt in der Größenordnun von ca. 50 nm bis 200 nm.

[0016] Die Anordnung 112 aus Fig. 2b weist einen Abstand von Mitte zu Mitte, d.h. zwischen den dicken Oxidschichten . 106 und 106', der Zellenperiodizität, von 20 µm auf, die Tiefe der Sourcediffusion 104 unterhalb der Oberfläche des Substrats beträgt ca. 1,9 µm, die Tiefe der ionenimplantierten Drainvergrößerung 107 beträgt ca. 100 nm, die Länge der Vergrößerung 107 beträgt etwa 8 µm, die Länge des Kanalbereichs 105 beträgt etwa 5 pm, die Tiefe der dicken Oxidschicht 106 beträgt ca. 300 nm unterhalb der Substratoberfläche und die Dicke der dünnen Oxidschicht 110 beträgt ca. 50 nm. Ein metallischer Gateanschluß 112 ist über der dünnen Oxidschicht 110 angeordnet, wobei dadurch die in den Fign. 2a-2c dargestellten Struktur komplettiert ist.

[0017] Das Verfahren zur Herstellung der erfindungsgemäßen und in den Fign. 2a-2c gezeigten Struktur wird nachfolgend anhand der Fign. 3a-3e erläutert. Das Verfahren beginnt bei Fig. 3a unter Zuhilfenahme eines p-leitfähigen Siliciumsubstrats 102 mit einer Leitfähigkeit von 1,5 Ohm cm durch Aufwachsen einer Anfangsoxidschicht 130 mit einer Dicke a von 300 nm durch einen konventionellen thermischen Oxydationsprozeß. Fenster bzw. öffnungen 132 und 134 werden dann in die Oxidschicht 130 geätzt. Die Sourcediffusionsbereiche 104 und 104' werden dann durch Ablagerung/Aufwachsen eines 5 Mol prozentigen Phosphorsilicatglases über der thermischen Oxidschicht 130 unter Freilassung der Fenster 132 und 134 bei einer Temperatur von 870 °C für ca. 25 Minuten gebildet. Danach folgt der Source-Drain-Eintreibzyklus bei 900 °C in einer Dampfatmosphäre für etwa 250 Minuten. Die resul- j tierende Dicke des Phosphorsilicatglases und der thermisch gewachsenen Oxidschicht über den Sourcebereichen 104 und 104' ist mit c angegeben und beträgt dann ca. 950 nm. Das Ergebnis dieses Herstellungsschrittes ist in Fig. 3b dargestellt und zeigt, daß eine sehr ebene Oberfläche der Schicht 136 erreicht ist, die eine gute photolithographische Auflösung bietet.

[0018] Danach wird ein photolithographischer Ätzprozeß angewandt, um die dicken Oxidstrukturen 106 und 106', wie sie in Fig. 3c dargestellt sind, zu bilden. Diesem Schritt folgt ein Gateoxid-Aufwachsschritt, um die dünne Oxidschicht 110, die in Fig. 3c dargestellt ist, durch einen trockenen thermischen Oxydationsprozeß bei 900 °C für ca. 250 Minuten zu bilden.

[0019] Eine dünne Phosphorsilicatglasschicht wird bis zu einer Dicke von 110 nm abgelagert/aufgewachsen auf der Oberfläche der Oxidschicht 110 und bei 1000 °C für 20 Minuten aufgeheizt, um durch einen Getterungsprozeß Ionenverschmutzungen zu entfernen, um eine bessere.Schwellwertspannung-Stabilität zu erhalten. Das Ergebnis dieses Schrittes ist in Fig. 3c dargestellt.

[0020] Der nächste Schritt beinhaltet in konventioneller Weise die Ablagerung einer Photoresistschicht 131 von etwa 1 um Dicke über einem Teil der dünnen Oxidschicht 110 und dem direkt benachbarten Teil der dicken Oxidstruktur 106', wie dies in Fig. 3d dargestellt ist, um somit eine Ionenimplantationsmaske zu erreichen, durch die hindurch eine Ionenimplantierung von Phosphorionen bei ca. 65 KeV erfolgt. Für eine dünne Oxidschicht 110 mit einer Dicke von ca. 50 nm ergibt sich bei einer 65 KeV Phosphorionenstrahldosis von 10¹³ _Atome/cm², die n-leitende Drainvergrößerung 107, die in Fig. 3d dargestellt ist letzlich nach einem Heizprozeß bei 450 °C für 10 Minuten. Diese Konzentration der Drainvergrößerung 107 stellt sicher, daß sie n-leitend bleibt bei allen gewünschten Gate- und Drain-Potentialen.

[0021] Die letzten Schritte in Fig. 3e sind photolithographische : Ätzverfahrensschritte für die Kontaktierung und das Aufwachsen der metallisierten Gateanschlüsse aus Aluminiumkupfer und das Ausätzen der Metallstrukturen, die ; den Herstellprozeß vervollständigen.

[0022] Während der Folge von Prozeßschritten, die in den Fign. 3a-3e dargestellt sind, um die erfindungsgemäße Eimerkettenzellenstruktur herzustellen, sind auf demselben integrierten Chip logische Schaltungen in FET-Technik gebildet worden, die eine reduzierte Gate-Diffusion-Kapazität aufweisen aufgrund des Unterschiedes der Oxiddicken zwischen ihren Kanalbereichen und ihren Diffusionsbereichen.

[0023] Bei der erfindungsgemäßen Eimerketten-Zellenstruktur, wie sie in Fig. 2b dargestellt ist, ist bei niedrigen Frequenzen die Ubertragungseffizienz dadurch verbessert, daß die Veränderungen in der Schwellwertspannung im Hinblick auf die Änderungen des Source-Drainpotentiales minimiert sind. Dies wird auf zwei Wegen erreicht, zum ersten durch Reduzierung des Widerstandes des Substrats und zum zweiten durch Reduzierung der effektiven Übergangstiefe der ionenimplantierten Drainvergrößerung hohen Widerstandes und das dem Kanal am nächsten liegenden Drainteils. Wenn die Drain-Substrat- oder Drain-SourceSpannung ansteigt, dann wächst die Verarmungsschicht an dem pn-Übergang in der Breite und an der vertikalen Seite der Drain, die am nächsten dem Kanal ist, reduziert effektiv die Kanallänge durch ein progressives Übergreifen in den Kanalbereich. Da der Trennungsabstand zwischen dem Sourcebereich, der die Drain umgibt, mit einem entsprechenden Verarmungsbereich, der die Source umgibt, zusammenfällt und dadurch eine kontinuierliche Verarmungszone unterhalb des Gates gebildet wird, ist die Ladungsträgerkonzentration an der Oberfläche weniger durch die Spannung am Gate veränderbar. Dies bedeutet, daß die Schwellwertspannung gegenüber der Source-Drain-Spannung sensitiv geworden ist, was dem bekannten kurzen Kanaleffekt entspricht.

[0024] Durch Erhöhung der Substratdotierungskonzentration wird die Änderungsrate an der Drainverarmungsschichtdicke mit einer Änderung in der Drain-Substratspannung redu- _I ziert, wodurch wiederum die Änderungsrate der effektiven Kanallänge im Hinblick auf die Drain-Substratspannung reduziert wird, was letzlich die Empfindlichkeit der Schwellwertspannung gegenüber der Drain-Substratspannung vermindert.

[0025] Durch die erfindungsgemäße Einführung der flachen, i ionenimplantierten Drainvergrößerung 107, ist die Drainverarmungsschicht auf einen Bereich begrenzt, das die flache Drainvergrößerung 107 umgibt und nahe an der Oberfläche des Substrats liegt, an der eine viel größere Steuermöglichkeit der Ladungsträger durch das Gate aufrechterhalten werden kann. Da die Vereinigung der Verarmungsschichten zwischen der Source und der Drain im Kanalbereich wesentlich näher an der Oberfläche erfolgt als in idealeren langkanaligen FETs, ist die Schwellwertspannung viel weniger sensitiv gegenüber Veränderungen in den Drain-Substrat- oder Drain-Source-Spannungsänderungen.

[0026] In einer Eimerkettenzelle ist die Unempfindlichkeit der Schwellwertspannung gegenüber der Source-Drain- oder Drain-Substrat-Spannung wesentlich für eine beständige Übertragung derselben Ladungsquantität für einen gegebenen Binärwert, unabhängig von dem Binärwert der vorhergehenden oder nachfolgenden Ladungssignale. Eine solche Abhängigkeit resultiert in einer Restladung am Speicherknoten für einen ersten binären Wert, der dann mit dem Ladungssignäl für den entgegengesetzten Binärwert mitübertragen wird, wodurch fehlerhaft akumulierte Ladungsamplituden weiter übertragen und vorgeschoben werden. Durch Erhöhung der Substratleitfähigkeit und Einführung der ionenimplantierten Drainverlängerung 107 gemäß der Erfindung, ist die Ladungsübertragungseffizienz der Eimerkettenzelle bei niedrigen Frequenzen verbessert.

[0027] Bei hohen Frequenzen, bei denen die Kanallänge die Übergangszeit für ein Ladungssignal bestimmt, verbessert sich die vorhandene Übertragungseffizienz mit dem reduzierten Kanalwiderstand, der sich aus der Koexistenz der reduzierten effektiven Kanallänge und der gesteigerten Leitfähigkeit der Eimerkettenzelle gemäß der Erfindung ergibt.

[0028] Fig. 4 zeigt den graphischen Zusammenhang zwischen der Empfindlichkeit der Schwellwertspannung gegenüber der Drain-Sourcespannung bei gesättigter Eimerkettenbetriebsweise, wenn der Drain-Sourcestrom gegen Null geht in hängigkeit von der effektiven Kanallänge; dies einmal für zwei herkömmliche Eimerkettenanordnungen und zum anderen einmal für die erfindungsgemäß gestaltete Eimerkettenzelle. Die Figur zeigt, daß bei einer Eimerkettenzelle mit einem 1,5 Ohm cm Substrat und einer ionenimplantierten Drainvergrößerung gemäß der Erfindung eine wesentlich reduzierte SchwellwertSensitivität erzielt wird, und daß deswegen niedrigere Übertragungsverluste auftreten als dies bei einer Eimerkettenzelle ist, die ein 12 Ohm cm Substrat und einen flachen (0,8 µm) Übergang aufweist oder eine solche mit einem 2 Ohm cm Substrat und einer Ubergangstiefe von 2,7 µm.

[0029] In Fig. 5 ist graphisch wiedergegeben die Beziehung zwischen dem gemessenen Übertragungsverlust pro einzelner Stufe in Abhängigkeit von der effektiven Kanallänge bei der erfindungsgemäßen Anordnung für unter-Signalladungspegel bei einer Arbeitsfrequenz von 200 kHz. Der gemessene Übertragungsverlust pro Stufe schließt sowohl den Verlust aufgrund der Schwellwertsensitivität als auch Verluste ein, die aus anderen Quellen resultieren. Anordnungen gemäß der Erfindung, die sieben verschiedene Kanallängen aufweisen, sind dazu untersucht worden bei verschiedenen Ladungssignalamplituden, die von 40 bis 100 Femto-Coulomb reichen und ihre dabei entstehenden Übertragungsverluste pro Stufe sind gemessen und eingetragen worden. Das Schaubild zeigt, daß die Abhängigkeit des Ladungsübertragungsverlustes pro Stufe von der Ladungssignalamplitude relativ gering ist und daß der gesamte übertragungsverlust pro Zelle genügend klein ist, so daß eine Verkettung von einer großen Anzahl solcher Zellen ohne den Einschluß einer wesentlichen Signalstörung vorgenommen werden kann.

[0030] Die Effizienz der Ladungsübertragung in einer Eimerkettenanordnung ist eine Funktion der folgenden Faktoren:

1. Statische Oberflächenverluste aufgrund des Wiedereinfangens von Elektronen und des Ladungsverlustes,

2. Modulation der Schwellwertspannung durch die Drain-Sourcespannung,

3. Parasitäre Kapazitäten zwischen Drain und Substrat, die

a) ein kapazitives Aufladen der nachfolgenden Eimerkettenzelle in einer Kettenanordnung bewirken und

b) eine kapazitive Aufladung der Gate-Taktleitungen ØA und ØB verursachen.

[0031] Die erfindungsgemäß gestaltete Eimerketten-Zellenstruktur weist eine verbesserte Ladungsübertragungseffizienz auf, durch Verbesserung der Faktoren 2, 3a und 3b, wie sie vorstehend genannt wurden. Der reduzierte Seitenwandbereich der Drainverlängerung 107, die dem Kanalbereich 105 gegenübersteht, wie dies in Fig. 2b gezeigt ist, re duziert den Einfluß der Veränderungen in der Dicke der Verarmungsschicht, die die Drainvergrößerung 107 umgibt, auf die effektive Kanallänge. Die reduzierten Seitenwandbereiche der Drainvergrößerung 107, reduziert für die seitlichen, lateralen Flächen, die parallel zur Ebene der Fig. 2b sind, die kapazitive Kopplung zwischen der ionenimplantierten Drainvergrößerung 107 und dem Substrat 102. Diese strukturellen Verbesserungen heben die obere Abschnittfrequenz der Eimerkettenanordnung an und verbessern gleichzeitig deren Ladungsübertragungseffizienz.

Ansprüche

1. Halbleiter-Zellenstruktur für eine Eimerkettenschaltung mit einer Reihe von solchen hintereinander geschalteten Zellen, die gesteuert Ladungen von Zelle zu Zelle übertragen, gekennzeichnet durch

a) ein Halbleitersubstrat (102) eines ersten Leitfähigkeitstyps (N),

b) einen ersten Diffusionsbereich (104') einer ersten Zelle mit einem zweiten Leitfähigkeitstyp (N⁺),

c) einen davon beabstandeten zweiten Diffusionsbereich (104) einer zweiten Zelle mit dem zweiten Leitfähigkeitstyp (N+),

d) einen.ionenimplantierten Drainbereich (107) des zweiten Leitfähigkeitstyps (N⁺) für die erste Zelle, der zwischen dem ersten (104') und dem zweiten (104) Diffusionsbereich angeordnet, seriell mit dem zweiten Diffusionsbereich (104) verbunden und vom ersten Diffusionsbereich (104') durch einen Kanalbereich (105) getrennt ist, wobei, der Drainbereich (107) eine gegenüber den Diffusionsbereichen (104, 104') geringere Dicke aufweist,

e) eine dünne Isolationsschicht (110) über dem Kanal-(105)- und ionenimplantierten Drainbereich (107),

f) eine dicke Isolationsschicht (106, 106') über den Diffusionsbereichen (104, 104'), und

g) eine Gateelektrode (112) über der dünnen Isolationsschicht (110).

2. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp p oder n und der zweite Leitfähigkeitstyp entsprechend n oder p ist.

3. Struktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dicke des ionenimplantierten Drainbereichs (107) zwischen 50 und 200 nm beträgt.

4. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die Isolationsschicht (110) über dem Kanal-(105) und ionenimplantierten Drainbereich (107) gleichmäßig dick ist.

5. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die Dotierungskonzentration für das Substrat (102) so gewählt ist, daß dessen Widerstand zwischen 1,3 Ohm cm und 1,7 Ohm cm liegt.

6. Struktur nach Anspruch 5, dadurch gekennzeichnet, daß die Tiefe des p-n-Ubergangs der Diffusionsbereiche (104, 144') in bezug auf die Oberfläche des Substrats (102) größer als 1,5 um ist.

7. Struktur nach Anspruch 6, dadurch gekennzeichnet, daß die Dosis der Dotierung für die Verbesserung der Leitfähigkeit des zweiten Leitfähigkeitstyps in dem ionenimplantierten Drainbereich (107) ca. 10¹³ Atome/cm² beträgt.

8. Struktur nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß der Abstand zwischen den einander,zugekehrten Seitenwänden der Diffusionsbereiche (104, 104') etwa 13 µm, die Dicke des ionenimplantierten Drainbereichs (107) etwa zwischen 50 und 200 nm und die Länge des Kanalbereichs (105) etwa 5 µm beträgt.

9. Verfahren zur Herstellung der Struktur nach einem der Ansprüche 1 bis 8, gekennzeichnet durch die Anwendung folgender Schritte:

a) Aufwachsen einer ersten SiO₂-Schicht (130) auf ein Siliciumsubstrat eines ersten Leitfähigkeitstyps mit relativ niedriger Dotierungskonzentration,

b) Anbringen einer Mehrzahl von voneinander beabstandeten Fenstern (132, 134) in der ersten SiO₂-Schicht (130),

c) Eindiffundieren einer Mehrzahl von Bereichen eines zweiten Leitfähigkeitstyps mit relativ hoher Dotierungskonzentration durch die Fenster (132, 134) hindurch,

d) Bildung von Gate-Fenstern der ersten SiO₂-Schicht je eines zwischen benachbarten Paaren von Diffusionsbereichen (104, 104'), wobei die Gatefenster im wesentlichen mit den sich gegenüberstehenden Seiten der Diffusionsbereiche ausgerichtet sind,

e) Aufwachsen einer zweiten Si0₂-Schicht in den Gatebereichen und über der ersten Si0₂-Schicht, die aufgrund der Dotierungsunterschiede in den Gatefenstern dünner als über den Diffusionsbereichen (104, 104') ist,

f) Bildung einer Ionenimplantationsmaske (131) zur Abdeckung einer ersten Seite des Diffusionsbereichs und eines Teils des benachbarten Gatebereichs unter Freilassung eines Kapazitätselektroden-/Drainvergrößerungs-Bereichs (107) in jedem Gatefenster auf der zweiten Seite des Diffusionsbereichs,

g) Ionenimplantierung zur Bildung eines selektiv flachen Kapazitätselektroden-/Drainvergrößerungsbereichs (107) des zweiten Lietfähigkeitstyps derart, daß er (107) kontinuierlich mit der zweiten Seite jedes Diffusionsbereichs verbunden ist,

h) Entfernung der Maske (131) und Bildung der Gateelektroden in den entsprechenden Gatefenstern.

Zeichnung