Referenzquelle auf einem integrierten FET-Baustein sowie Verfahren zum Betrieb der Referenzquelle

Beschreibung

[0001] Die Erfindung betrifft eine elektronische Anordnung, nämlich eine spezielle Referenzquelle, die also eine Referenzspannung bzw. einen Referenzstrom definierter Größe abgibt. Die Erfindung wurde insbesondere in n-Kanal-Technologie für die Speisung der R/2R-Netzwerke von D/A-Wandtern, d. h. PCM/AM-Dekodierern, und vor allem von A/D-Wandlern, d. h. AM/PCM-Kodierern, insbesondere auch für Ladungs- zu Spannungs- sowie für Spannungs- zu Ladungs-Umsetzer von zu den Wandlern gehörenden CCD-Filtern eines speziellen aus hochintegrierten Bausteinen aufgebauten PCM-Fernsprech-Vermittlungssystems entwickelt. Dabei befinden sich die Referenzquellen, R/2R-Netzwerke, sonstige Wandlerbestandteile und auch die Filter auf demselben FET-Baustein. Die Erfindung eignet sich aber darüber hinaus für beliebige FET-Bausteine, die eine nachträglich genau einstellbare Referenzspannung bzw. einen nachträglich sehr genau einstellbaren Referenzstrom benötigen.

[0002] Die Erfindung geht von einer Referenzquelle auf einem integrierten FET-Baustein aus, wobei

- zwei getrennte, aber von derselben Gleichstromversorgungsquelle gespeiste Stufen jeweils die Serienschaltung mindestens eines IG-FET und mindestens eines Arbeitswiderstandes enthalten,

- jeweils ein Abgriff zwischen einem der IG-FETs und einem der Arbeitswiderstände in jeder Stufe angebracht ist, und

- zwischen den Abgriffen der Stufen eine Differenzspannung definierten Wertes auftritt, die unmittelbar selbst als Referenzspannung, oder die mittelbar zur Einstellung des Wertes einer Referenzspannung bzw. eines Referenzstromes, z. B. mittels eines Spannungsteilers, verwendet wird.

[0003] Eine solche Referenzquelle wird bereits in US-A-3 975 648, insbesondere Fig. 7 bis 9, und in ESSCIRE (European Solid State Circ. Conf.) 1977, Ulm, 20.-22.9.1977, Digest of invited papers and contrib. papers, S. 43 bis 47, insbesondere S. 44, rechte Spalte, vorletzter Absatz, beschrieben. In der erstgenannten Druckschrift wird zur Erzeugung der Referenzspannung angeregt, unterschiedliche Flachbandspannungen durch unterschiedliche Vorspannungen an den Steuergates der IG-FETs beider Stufen auszunutzen. In der zweitgenannten Druckschrift wird statt dessen angeregt, die IG-FETs beider Stufen verschieden aufzubauen, nämlich einerseits mit einem Verarmungstyp-Kanalbereich, andererseits mit einem Anreicherungstyp-Kanalbereich, um deren unterschiedliche Schwellspannungen auszunutzen (vgl. auch Fig. 1 der vorliegenden Patentschrift). Dort wird aber abschließend auch auf die Notwendigkeit hingewiesen, daß erst noch Entwicklungsarbeiten nötig sind, bis eine Referenzquelle für einen integrierten Baustein gefunden ist, die auch brauchbar ist.

[0004] Die Streuungen der Eigenschaften der FETs aufgrund der bei der Herstellung unvermeidbaren Toleranzen sind in beiden Fällen offensichtlich sehr unangenehm. Insbesondere die Anbringung verschiedener Kanalbereichtypen in den beiden Stufen hat unangenehm schwierige Probleme hinsichtlich der damit verbundenen Toleranzen zur Folge.

[0005] Die Erfindung löst diese Schwierigkeiten bezüglich der Herstellungstoleranzen bei der Verwendung von IG-FETs, die insbesondere schon wegen dieser Herstellungstoleranzen verschiedene Kennlinien aufweisen, indem bei der Erfindung nach der Herstellung des Bausteins nachträglich in leicht durchführbarer Weise die Größe der Referenzspannung bzw. des Referenzstromes beliebig, dauerhaft und stufenlos einstellbar sein soll.

[0006] Die IG-FETs der Stufen der Erfindung können beliebig jeweils einen p-Kanat oder n-Kanal aufweisen, und zwar beliebig vom Verarmungstyp oder Anreicherungstyp. Der Kanalbereich kann auch bei p-Kanal p^+-dotiert oder bei n-Kanal n^+-dotiert sein, also einen »Sperrtyp«-Kanalbereich darstellen, der eine stark erhöhte Steuergate/Source-Schwellspannung (threshold voltage oder cut-off-voltage), bei der ein Source-Drain-Strom zu fließen beginnt, hat. Der Aufbau der IG-FETs und auch der Aufbau der ansteuernden Schaltung dieser IG-FETs ist also bei der Erfindung nicht auf eine einzige spezielle Variante begrenzt, so daß der Verwendungsbereich der Erfindung entsprechend groß ist.

[0007] Die Erfindung setzt nicht zwingend die Verwendung der für sich bekannten, Abgleichwirkungen aufweisenden Maßnahmen, wie z. B. eine nachträgliche Bestrahlung mit hochenergetischen Korpuskeln, eine Erhitzung bis zur Änderung der Dotierungsprofile oder eine punktweise Bearbeitung mit einem Laser, voraus. Bei Röhrenschaltungen wäre bekanntlich ein solcher nachträglicher Abgleich verhältnismäßig leicht durch Auswechseln von Widerständen, durch Drehwiderstände etc. in der die Röhre ansteuernden Schaltung durchführbar. Bei integrierten Bausteinen kann man bekanntlich auch außerhalb des Bausteines nachträglich zum Abgleich justierbare Bauelemente anbringen, was eine unelegante, platzbenötigende Abgleichmaßnahme darstellt. Bei der Erfindung wird also der Abgleich weder außerhalb des Bausteines noch innerhalb der ansteuernden Schaltungen der IG-FETs durchgeführt.

[0008] Die Aufgabe der Erfindung ist, bei versehentlich zunächst zu starkem Abgleich diese Maßnahme beliebig ganz oder teilweise wieder abzuschwächen, bis der Abgleich mit der gewünschten Stärke bzw. Genauigkeit erreicht ist. Der Abgleich ist also mittels bestimmter Abgleichmaßnahmen sogar reversibel mehrfach durchführbar und bei Bedarf auch erneut auf einen anderen Zustand abgleichbar.

[0009] Es ist für sich bereits durch sehr viele Druckschriften, z. B. durch die LU-A-72 605, ein zur Speicherung von Signalen verwendeter spezieller IG-FET mit Source, Kanalbereich, Drain, Isolator und steuerbarem Steuergate bekannt, der zusätzlich, zur Ermöglichung der Speicherung des Signals, zwischen seinem Steuergate und Kanalbereich ein allseitig vom Isolator umgebenes, leitendes Speichergate enthält. Durch die Umladung wird die Schwellspannung und die Source-Drain-Strom/Steuergate-Source-Kennlinie, abhängig vom Ausmaß und der Polarität der Umladung, mehr oder weniger zu positiveren oder negativeren Spannungswerten verschoben. Solche Speichergates sind z. B. bei einem n-Kanal durch im leitenden Kanalbereich aufgeheizte Elektronen mittels einer beschleunigenden Source-Drain-Spannung, also mittels der sogenannten Kanalinjektion umladbar. Das Speichergate kann auch durch am sperrenden Kanalbereich-Drain-Übergang erzeugte und aufgeheizte Ladungen umgeladen werden, also mittels des Avalancheeffektes. Das Speichergate kann auch durch an der Kanalbereichoberfläche mittels Spannungsimpulsen aufgeheizte Ladungen oder durch an der Speichergateoberfläche mittels Spannungsimpulsen aufgeheizte Ladungen umgeladen werden. Das Speichergate ist ferner durch den Fowler-Nordheim-Tunneleffekt umladbar sowie durch nicht-elektrische Maßnahmen, z. B. mittels Bestrahlung mit Licht. Alle diese Maßnahmen zur Umladung, d. h. Aufladung oder Entladung des Speichergate, sind bei solchen IG-FETs mit Speichergate durch eine Vielzahl von Druckschriften bekannt. Es ist auch bekannt, die Speichergates mittels eines dieser Effekte aufzuladen und mittels eines anderen dieser Effekte wieder zu entladen. Diese Effekte werden zur Verschiebung des Arbeitspunktes bzw. der Kennlinie einer mit Wechselsignalen betriebenen IG-FET-Verstärkerstufe mit Speichergate in der DE-A1-2 842 631 vorgeschlagen.

[0010] Zum Beispiel ist durch Proc. 5th Conf. on Solid State Dev., Tokyo/Supplem. to J. Japan Soc. of Applied Physics 43 (1974), 348 bis 355, insbesondere S. 354, § 5, sowie durch Electronics, 11. Juli 1974, S.29/30, bekannt, solche IG-FETs mit Speichergate als Analogsignal-Speicher zu verwenden. Dazu wird das Speichergate proportional zur analogen Amplitude des zu speichernden Signals aufgeladen, wobei später diese gespeicherte analoge Amplitude wieder ausgelesen wird, indem das gelesene Signal eine dem gespeicherten Analogsignal entsprechende analoge Amplitude aufweist.

[0011] Die Erfindung geht also aus von einer Referenzquelle auf einem integrierten FET-Baustein, wobei

- zwei getrennte, aber von derselben Gleichstromversorgungsquelle gespeiste Stufen jeweils die Sarienschattung mindestens eines IG-FET undcmind_estens eines Arbeitswiderstandes enthalten,

- jeweils ein Abgriff zwischen einem der IG-FETs und einem der Arbeitswiderstände in jeder Stufe angebracht ist und

- zwischen den Abgriffen der Stufen eine Differenzspannung definierten Wertes auftritt, die unmittelbar selbst als Referenzspannung oder die mittelbar zur Einstellung des Wertes einer Referenzspannung bzw. eines Referenzstromes, z. B. mittels eines Spannungsteilers, verwendet wird.

[0012] Die obengenante Aufgabe der Erfindung wird dadurch gelöst, daß

- in zumindest einer der beiden Stufen zumindest einer der IG-FETs ein zumindest teilweise zwischen dem steuerbaren Steuergate und dem Kanalbereich angebrachtes, allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht schwebendes Speichergate enthält.

[0013] Die Referenzquelle wird unempfindlicher gegen Schwankungen der Gleichstromversorgungsspannung, wenn gemäß Patentanspruch 2 die Parallelschaltung beider Stufen in Reihe zu einem hochohmigen Emitterfolgerwiderstand liegt.

[0014] Ohne andere Bauelemente auf dem Baustein zu beeinträchtigen, kann ein solcher IG-FET der Referenzquelle abgeglichen werden, indem gemäß Patentanspruch 3 die Elektroden dieses das Speichergate enthaltenden IG-FET mit eigenen Anschlüssen, z. B. mit Aluminiumflekken, des integrierten Bausteines verbunden sind, die nach der Herstellung des IG-FET, zumindest vor der Verkapselung des Bausteines, zugänglich sind.

[0015] Der Pegel, d. h. die Potentiale, sowie auch bei Bedarf die Amplitude der Differenzspannung können gemäß Patentanspruch 4 dadurch geändert werden, daß jeder der beiden Eingänge eines Differenzverstärkers jeweils mit dem Abgriff einer Stufe verbunden ist. Insbesondere eine solche Referenzquelle ist grundsätzlich sowohl als Referenzspannungsquelle als auch als Referenzstromquelle entsprechend dem wählbaren Ausgangsinnenwiderstand des Differenzverstärkers verwendbar. Sie ist insbesondere als Referenzspannungsquelle verwendbar, wenn gemäß Patentanspruch 5 ein Ausgang des Differenzverstärkers mit einem ersten Spannungsteiler verbunden ist, dessen Abgriff mit dem Steuergate eines der IG-FETs der ersten der beiden Stufen verbunden ist. Sie ist insbesondere als Referenzstromquelle verwendbar, wenn gemäß Patentanspruch 6 ein Ausgang des Differenzverstärkers mit einem ersten Spannungsteiler verbunden ist, dessen Abgriff mit dem Steuergate zumindest eines der IG-FETs der ersten der beiden Stufen verbunden ist, der gleiche Ausgang des Differenzverstärkers mit einem zweiten Spannungsteiler verbunden ist, dessen erstes Teilerglied. direkt mit dem Ausgang des Differenzverstärkers verbunden ist und dessen anderes Teilerglied den mit dem Referenzstrom zu beliefernden Lastwiderstand darstellt, und der Abgriff des zweiten Spannungsteilers mit einem dritten Spannungsteiler verbunden ist, dessen Abgriff seinerseits mit dem Steuergate zumindest eines der IG-FETs der zweiten Stufe verbunden ist.

[0016] Die Referenzquelle liefert nicht nur Gleichspannungen bzw. Gleichströme, sondern wechselnde Spannungen bzw. Ströme mit nachträglich abgeglichenem Arbeitspunkt, wenn gemäß Patentanspruch 7 zumindest eine der IG-FETs und/oder zumindest einer der damit verbundenen Widerstände der beiden Stufen mit einem Steuereingang zur Überlagerung eines steuernden Wechselsignals verbunden ist. Dadurch wird die Referenzquelle nämlich am Steuereingang steuerbar, wodurch z. B. die Gleichströme bzw. Gleichspannungen ein- und ausgeschaltet werden können, indem gemäß Patentanspruch 8 dem Steuereingang ein binäres Wechselsignal zugeleitet wird. Die Gleichströme bzw. Gleichspannungen können auch mit analogen Signalen moduliert werden, indem gemäß Patentanspruch 9 dem Steuereingang ein analoges Wechselsignal zugeleitet wird.

[0017] Der Stand der Technik, die Erfindung und ihre Weiterbildungen werden anhand der in den Figuren gezeigten Beispiele weiter erläutert, wobei

Fig. 1 schematisch das durch die oben zitierte Druckschrift ESSCIRC angeregte Referenzelement,

Fig. 2 ein gegen Gleichstromversorgungsschwankungen und gegen Temperaturschwankungen stabilisiertes Beispiel der Erfindung,

Fig. 3 Schwellspannung/Aufladungsdauer-Diagramm als Beispiel für die Einflüsse von Zeit und von Drainvorspannungen während der Aufladung mittels der Kanalinjektion,

Fig. 4 Details eines erfindungsgemäßen Beispiels einer Referenzspannungsquelle,

Fig. 5 ein bekanntes Beispiel einer Referenzstromquelle und

Fig. 6 das durch die erfindungsgemäße Lehre weitergebildete Beispiel von Fig. 5 zeigen.

[0018] Fig. 1 zeigt, daß durch ESSCIRC die Verwendung zweier IG-FETs mit unterschiedlichen Kanalbereichtypen angeregt wird, die anscheinend zumindest je einen Arbeitswiderstand R1, R2 aufweisen sollen. Bei Belastung mit den Strömen J1, J2 der Gleichstromversorgungsquelle tritt zwischen den Abgriffen eine insbesondere unmittelbar als Referenzspannung verwendbare Differenzspannung RS auf. In ESSCIRC ist nicht im Detail angegeben, wie diese Differenzspannung RS verwendet wird. Denkbar wäre z. B. die Pegeländerung, eventuell auch Verstärkung mittels eines Differenzvers;är- kers DV, um erst mittelbar dessen Ausgangssignale U3/J3 als Referenzen zu verwenden. In ESSCIRC ist auch nichts über die Größe von U1, U2, U10, U20 berichtet. Man kann aber davon ausgehen, daß dort wie in Fig.7 der US-A-3 975 648 jeweils konstante Potentiale, z. B. Erde oder konstante sonstige Betriebsspannungen anliegen, die die IG-FETs F1, F2 in ihren leitenden Zustand steuern, so daß aufgrund der Verschiedenartigkeit ihrer Kanalbereichtypen, nämlich Verarmungstyp und Anreicherungstyp, an den Abgriffen bzw. an den Eingängen des Differenzverstärkers DV eine der gewünschten Referenzspannung U3 bzw. dem gewünschten Referenzstrom J3 entsprechende Differenzspannung RS auftritt. Die Herstellung solcher IG-FETs F1, F2 erfordert aber sehr enge, kaum einhaltbare Herstellungstoleranzen, um eine solche Anordnung als Referenzquelle wirklich verwenden zu können. Dies gilt auch für die in der US-A-3 975 648 beschriebenen Lösungen mit unterschiedlichen Vorspannungen an den Steuergates der IG-FETs.

[0019] Erfindungsgemäß wird diese Schwierigkeit bezüglich der Toleranzen beseitigt, indem zumindest einer der IG-FETs, z. B. F1, zwischen seinem Steuergate und Kanalbereich ein in elektrischer Hinsicht floatendes Speichergate aufweist, vgl. Fig. 2. Dieses Speichergate ist nach der Herstellung des Bausteines nachträglich wahlweise positiv oder negativ mehr oder weniger aufladbar bzw. entladbar, atso umtadbar und dadurch die Kennlinie und die Schwellspannung des betreffenden IG-FET beliebig stufenlos verschiebbar. Der betreffende IG-FET wird also ähnlich betrieben wie der z. B. durch Electronics, 11. Juli 1974, S. 29/30, beschriebene, als Analogsignalspeicher verwendete IG-FET mit Speichergate. Bei der Erfindung dienen der oder die betreffenden IG-FETs mit Speichergate F1, F2 aber nicht nur zum Einschreiben, Speichern und Lesen analoger Signale, sondern zur stufenlosen Einstellung des ständigen Arbeitspunktes der gesamten Referenzquelle, um die Fehler der Referenzspannung bzw. des Referenzstromes zu kompensieren, die durch die unvermeidlichen Herstellungstoleranzen einer so komplizierten Referenzquelle zunächst entstanden waren. Um das Speichergate so umzuladen, daß die übrigen Bauelemente des Bausteines geschont werden, kann man die Elektroden des betreffenden IG-FET, vgl. die Steuergates, Sourcen und Drains der IG-FETs mit Speichergate F1, F2 in Fig. 2, jeweils unmittelbar noch mit eigenen Anschlüssen des Bausteines verbinden, z. B. mit den Aluminiumflecken A1, A2, A3 für F1 und A5, A2, A4 für F2. Diese Anschlüsse, die nach der Herstellung des betreffenden IG-FET noch zugänglich sein sollen, können, z. B. durch Berührung mit spannungsführenden Spitzen, mit solchen Spannungen versorgt werden, die die Umladung des Speichergate und damit den genauen Abgleich der Referenzspannung bzw. des Referenzstromes, z. B. RS oder U3/J3, durchführen. Der Differenzverstärker DV liefert also die Referenzgrößen U3 bzw. J3 mit der nach Bedarf einstellbaren Polarität und Größe, indem die Polarität und Größe der Differenzspannung RS nach der Herstellung der Referenzquelle nachträglich auf dem Baustein stufenlos, z. B. auf 1 mV genau, eingestellt werden kann, indem die Werte der Belastungsströme i1, i2 durch Umladung der Speichergates der IG-FETs F1, F2 beliebig nach Bedarf nachträglich eingestellt werden können.

[0020] Das in Fig. gezeigte Beispiel unterscheidet sich von dem in Fig. 1 gezeigten Beispiel auch dadurch, daß die Potentiale U10, U20 für beide IG-FETs F1, F2 gleich groß sind, indem beide Stufen F1/R1 und F2/R2 dort leitend miteinander verbunden sind. Außerdem ist an diese Parallelschaltung der Stufen F1/R1, F2/R2 ein besonders hochohmiger Emitterfolgerwiderstand R0 angeschlossen, zu dem die Arbeitswiderstände R1, R2 vergleichsweise einen deutlich kleineren Widerstandswert aufweisen - die Widerstandswerte sind in für sich bekannter Weise erreichbar, z. B. durch die Wahl des jeweiligen Länge/Breite-Verhältnisses der Kanalbereiche dieser zweipolig als Widerstände betriebenen FETs. Der Emitterfolgerwiderstand R0 bestattet, den von der Gleichstromversogungsquelle VDD/VSS gelieferten Gesamtstrom i1 +i2 der Stufen gegen Schwankungen der Gleichstromversorgung zu stabilisieren, so daß die Differenzspannung RS und damit auch U3/J3 entsprechend unabhängig von der jeweiligen Größe der Spannung VDD/VSS ist.

[0021] Bei allen diesen Umladungen entspricht eine teilweise Entladung eines vorher positiv aufgeladenen Speichergate eines IG-FET F1, F2 einer negativen Aufladung. Ebenso entspricht eine teilweise Entladung eines vorher negativ aufgeladenen Speichergate einer positiven Aufladung. Weil man die verschiedenen Abgleichmaßnahmen, d. h. Umlademaßnahmen, grundsätzlich auch nacheinander beim selben IG-FET durchführen kann, sind alle Abgleiche reversibel, d. h., bei irrtümlicherweise zu starker Abgleichmaßnahme später beliebig revidierbar, indem das irrtümlich zu stark oder zu schwach oder mit falscher Polarität aufgeladene Speichergate später beliebig erneut umgeladen werden kann, um den Abgleich zu verbessern.

[0022] Weil der betreffende IG-FET F1 und/oder F2 in Fig. 2 ein Speichergate aufweist, hängt seine Kennlinie nicht nur vom ursprünglich vorhandenen Kanalbereichtyp (Anreicherungstyp, Verarmungstyp, Sperrtyp) ab, sondern auch noch von der nachträglichen Aufladung des Speichergate:

[0023] Ist das Speichergate ungeladen, dann gilt im Prinzip weiterhin die ursprüngliche Kennlinie, als ob kein Speichergate vorhanden wäre, je nachdem, ob der Kanalbereich vom Verarmungstyp, Anreicherungstyp oder Sperrtyp ist.

[0024] Wurde hingegen sein Speichergate nachträglich noch aufgeladen, dann hat er, obwohl er z. B. einen Anreicherungstyp-Kanalbereich aufweist, nicht mehr die ursprüngliche Kennlinie, sondern eine verschobene Kennlinie, als ob er einen entsprechend anderen Kanalbereich hätte.

[0025] Ist nämlich das Speichergate mit Majoritäts-Ladungsträger der Source bzw. des Drain aufgeladen, also mit Löchern bei p-Kanal bzw. mit Elektronen bei n-Kanal, dann findet allein schon wegen dieser Speichergateaufladung eine solche erste Verschiebung der Kennlinie statt, als ob er nun einen Sperrtyp-Kanalbereich hätte, obwohl er einen Anreicherungstyp-Kanalbereich hat. Zur Steuerung des IG-FET in seinen leitenden Zustand muß nämlich zuerst die solche Majoritäts-Ladungsträger im Kanalbereich K abstoßende Wirkung der Aufladung des Speichergate, mittels des Steuergate, kompensiert werden, bevor sich ein Kanal zwischen der Source und dem Drain bilden kann.

[0026] lst hingegen das Speichergate mit MinoritätsLadungsträgern der Source bzw. des Drain aufgeladen, also mit Elektronen bei p-Kanal bzw. mit Löchern bei n-Kanal, dann findet allein schon wegen dieser Speichergateaufladung eine entgegengesetzte Verschiebung der Kennlinie statt, als ob er nun .einen Verarmungstyp-Kanalbereich hätte, obwohl er einen Anreicherungstyp-Kanalbereich hat. Zur Steuerung des IG-FET in seinen leitenden Zustand ist nämlich die die Majoritäts-Ladungsträger im Kanalbereich K anreichender Wirkung dieser Aufladung gar nicht erst mittels des Steuergate zu erzeugen, um einen leitenden Kanal zwischen der Source und dem Drain zu erhalten.

[0027] Hat der IG-FET aber eine Kanalbereich-Dotierung, die bereits für sich einem Verarmungstyp entspricht, dann kann man ebenfalls durch die nachträgliche Aufladung seines Speichergate mit den Majoritäladungsträgern die erste Verschiebung der Kennlinie erreichen, als ob nun der IG-FET z. B. einen Anreicherungstyp-oder Sperrtyp-Kanalbereich hätte; oder durch nachträgliche Aufladung mit den Minoritäts_-Ladungsträgern auch die entgegengesetzte Verschiebung der Kennlinie erreichen, als ob er einen noch stärker dotierten Verarmungstyp-Kanalbereich hätte.

[0028] Hat der LG-FET ursprünglich jedoch eine Kanalbereich-Dotierung, die bereits für sich einem Sperrtyp entspricht, dann kann man durch die nachträgliche Aufladung mit den Majoritäts-Ladungsträgern wieder die erste Verschiebung, durch nachträgliche Aufladung mit den Minoritäts-Ladungsträgern wieder die entgegengesetzte Verschiebung der Kennlinie erreichen.

[0029] Durch die nachträgliche Aufladung des Speichergate mit den entsprechenden Ladungen kann man also eine Verschiebung der Kennlinie beliebig nach links und nach rechts erreichen, wobei je nach der Stärke der Aufladung die Verschiebung stark oder nur schwach ist.

[0030] Fig.3 3 zeigt ein Beispiel für die stufenlose Aufladung bzw. für die entsprechende Wirkung der Abgleichmaßnahmen auf die Kennlinie bzw. auf den Schwellwert UE, bei dem ein merklicher Source-Drain_-Strom zu fließen beginnt. Es handelt sich hier um einen n-Kanal-IG-FET mit 6 µm langem Kanalbereich, dessen Speichergate während verschieden lang andauernden Dauern t, jeweils vom entladenen Zustand ausgehend, mittels der Kanalinjektion negativ aufgeladen wird. Die während des Abgleichs angelegten Source-Drain-Spannungen VDS betragen 15V, 17,5V, 20 V und 22,5V. Die Steuergate-Source-Spannung beträgt während des Abgleichs 25 V. Die Kurven zeigen, daß sich die Schwellspannung UE, abhängig insbesondere von der Dauer t, durch den Abgleich erhöhen, wobei ein Grenzwert von ca. 13 bis 14 V erkennbar ist, der insbesondere von der verwendeten Steuergate-Source-Spannung abhängt und bei langen Dauern von mehreren Minuten weitgehend erreicht wird. Ein leichter allgemeiner Anstieg der Schwellspannungskurven UE um größenordnungsmäßig Zehntel Volt ist noch zwischen t = 10 sec und t=100 sec erkennbar, so daß der Grenzwert eigentlich erst nach Stunden und Tagen gleichsam völlig erreicht wird.

[0031] Beim in Fig. 3 erkennbaren, grenzwertnahen Zustand, z. B. nach 1 sec, befindet sich anschließend das Speichergate auf einem Potential von ca. -10 V bei VDS =0 V und bei Sourcepotential am Steuergate. Dieses Speichergate-Potential ergibt sich, wenn man von der Steuergate-Source-Spannung von 25 V die Schwellspannungsverschiebung von ca. 12 V abzieht und die kapazitive Spannungsteilung zwischen Steuergate, Speichergate, Source, Kanalbereich und Drain berücksichtigt.

[0032] Bei diesem IG-FET ist, auch abhängig von der Kanalbereichslänge, mit einer Steuergate-Source-Spannung von 25 V schon in 100 msec eine Schwellspannungserhöhung von z. B. 5 bis 10 V möglich. Für einen nachträglich auf dem Baustein durchgeführten Abgleich sind aber häufig nur Schwellspannungsänderungen von z. B. 20 mV erforderlich. Werden beim Abgleich Steuergatespannungsimpulse von z. B. nur 12 V verwendet, wodurch das Speichergate sich im ungeladenen Zustand wegen der kapazitiven Spannungsteilung auf einem Potential von etwa +10 V befindet, so ergeben sich, bei Verwendung von Impulsdauern von 1 msec, Schwellspannungsverschiebungen häufig weit unter 1 mV pro Impuls. Bei Impulsdauern weit unter 1 msec erhält man bei Bedarf noch geringere Schwellspannungsverschiebungen, selbst wenn das Speichergatepotential inzwischen etwas aufgeladen ist.

[0033] Auch dadurch, daß der Spitzenwert der Steuergatespannungsimpulse von Impuls zu Impuls um z. B. 10 mV erhöht wird, läßt sich eine Schwellspannungsverschiebung mit einer genügenden Genauigkeit in kurzen Zeiten durchführen.

[0034] Die Aufladung wird beendet, wenn, bei für die Verwendung als Referenzquelle üblichen, z. B. geerdeten Eingängen U1, U2, am Ausgang des Differenzverstärkers die gewünschte Referenzspannung von z. B. U3=OV oder U3=XV gemessen wird. Diese Messung kann jeweils zwischen den einzelnen Steuergatespannungsimpulsen durchgeführt werden.

[0035] Die Stärke der Aufladung kann also durch eine entsprechende Wahl der Amplituden und/oder Dauern der zur Aufladung verwendeten Abgleichmaßnahmen nahezu beliebig gewählt werden - vgl. die bekannte Verwendung eines solchen IG-FET als Analogsignalspeicher. Daher kann die Kennlinie um beliebige Werte, also nicht nur um einen festen Wert, verschoben und die Differenzspannung RS nach Polarität und Betrag beliebig eingestellt werden. Da manche der Abgleichmaßnahmen die Kennlinien in positive, andere in negative Richtung verschieben, kann das Speichergate stufenlos nahezu beliebig, auch reversibel mehrmals abwechselnd in positive und negative Richtung umgeladen werden, und zwar beliebig aufgeladen und teilweise oder ganz wieder entladen werden - insbesondere mit Hilfe der obengenannten, für sich alle bei IG-FETs mit Speichergate bekannten Umlademaßnahmen, die hier Abgleichmaßnahmen bzw. Abgleichspannungen darstellen. Man hat bei Bedarf zum Abgleich nur vorübergehend an die Elektroden des IG-FET die zur Umladung nötigen Spannungen anzulegen, bis schließlich der gewünschte Abgleich erreicht ist.

[0036] Die Abgleichspannungen können dem jeweils betreffenden IG-FET, z. B. F1, z. B. bei der Scheibenprüfung bzw. während der Prüfung des fertigen Chip, mittels Spitzen über dafür vorgesehene Aluminiumflecke, d. h. über speziell dafür angebrachte Anschlüsse des Chip, zugeführt werden. Insbesondere um andere auf dem integrierten Baustein angebrachte Bauelemente nicht nachhaltig zu beeinträchtigen, kann man alle oder einen Teil der Elektroden des das Speichergate G1 enthaltenden IG-FET direkt mit den Aluminiumflecken verbinden, über die die Abgleichspannungen unmittelbar diesem IG-FET zugeleitet werden können, vgl. die Aluminiumflecke A1/A2/A3 für F1 und A5/A2/A4 für F2 in Fig. 2. Es ist aber auch möglich, entsprechende Gehäuseanschlüsse vorzusehen, die einen Abgleich auch nach dem Einbau in das Gehäuse ermöglichen.

[0037] Es ist auch möglich, einen vorläufigen, groben, also ungenauen Abgleich bereits auf der Scheibe bzw. auf dem Chip durchzuführen und den endgültigen Feinabgleich erst nach dem Einbau in das Gehäuse, z. B. mit Hilfe einer UV-Lichtbestrahlung durch ein Quarzfenster, durchzuführen. Wird hierbei ein UV-Laser verwendet, läßt sich der Abgleich in wenigen msec durchführen, vgl. zum Beispiel IEEE-Trans. on ED, Band ED-24 (1977), No. 2, S. 159.

[0038] Häufig genügt es, je nach dem Vorzeichen des abzugleichenden Fehlers der Differenzspannung, nur den einen IG-FET F1 oder den anderen IG-FET F2 umzuladen.

[0039] Die IG-FETs mit Speichergates sind z. B. mit der für sich bekannten Doppelsilizium-N-Kanal-Technologie realisierbar, vgl. zum Beispiel DD-A-2 445 030.

[0040] Für eine große Verstärkung der Stufen ist häufig ein großes Breite/Länge-Verhältnis des Kanalbereiches von z. B. 35 günstig, was auch bei IG-FETs mit Speichergate möglich ist, vgl. auch IEEE-J. of Sol. St. Circ., SC-11 (Dez. 1976), 748-753.

[0041] Die Differenzspannung RS entsteht durch Nichtübereinstimmung der beiden Stufen F1/R1, F2/R2 insbesondere wegen der unterschiedlichen Geometrien, Dotierungen und Aufladungen der IG-FETs F1, F2, die auch für U_i=U₂ unterschiedliche Ströme i1 bzw. i2 bewirken. Um z. B. RS =0 zu machen, könnte z. B. U1+/!U=U2 an den Eingang U2 gelegt werden. Bei der Erfindung kann, statt dU+U1=U2 anzulegen, bei Ul=U2 eine entsprechende Aufladung mindestens eines der Speichergates durchgeführt werden, um RS=0V zu machen. Ein solcher Abgleich ist z. B. dann nützlich, wenn der Differenzverstärker DV Refeienzgrößen U3 bzw. J3 liefert, die aufgrund der Dimensionierung aller Bauelemente etwa bei RS=0 erhalten werden. In diesem Fall werden beide Stufen möglichst gleich dimensioniert.

[0042] Wegen der relativ kleinen Kanalabmessungen, insbesondere bezüglich der Kanallänge, wird die dann trotzdem zunächst erhaltene Nichtübereinstimmung der Stufen vor allem durch die fotolithografischen Schwankungen, d. h. Toleranzen, der Strukturbreiten bzw. der sonstigen geometrischen Abmessungen sowie der Dotierungsintensitäten bewirkt. Die Schwankungen insbesondere der Oxiddicke, der Grenzflächenladungen und damit auch der Schwellspannung sind geringer, wenn die beiden Stufen R1/F1, R2/F2 dicht beieinander auf dem Baustein angebracht sind. Entsprechend gering werden die für den Abgleich nötigen Umladungen des Speichergate.

[0043] Bei sorgfältig angebrachter Isolation ist das Langzeitspeicherverhalten der IG-FETs mit Speichergate gut. Wegen der oft nur sehr geringen Aufladungen, die zum Abgleich notwendig sind, sind die Feldstärken in den IG-FETs beider Stufen untereinander ähnlich. Daher ist eine spätere, unerwünschte Umladung im späteren Betrieb der Referenzquelle im allgemeinen nicht mehr zu erwarten, solange die Source-Drain-Spannungen bzw. Steuergate-Source-Spannungen im Betrieb der Referenzquelle mindestens ca. 5 V unter jenen Werten bleiben, bei denen eine Aufladung oder Entladung des Speichergate nach 1 Minute merkbar ensetzen würde, vgl. Fig. 3.

[0044] Ähnliches gilt, wenn eine Differenzspannung RS eingestellt werden soll, die stark von Null abweicht. Einen gewissen noch ungenügenden Abgleich erhält man z. B., wenn man das Breite/Länge-Verhältnis der Kanalbereiche der IG-FETs beider Stufen entsprechend verschieden wählt, so daß nur noch ein Feinabgleich mittels der Aufladung mindestens eines der Speichergates nötig ist. Die Toleranzen der Schwellspannungen der IG-FETs machen fast immer einen gewissen Abgleich erforderlich, wenn eine nur kleine Toleranz des Referenzstromes zugelassen wird. Wegen der unterschiedlichen Spannungs- und wegen der unterschiedlichen Temperatur-Abhängigkeiten von Verarmungstyp- und Anreicherungstyp-FETs wäre die erreichbare Toleranz der Referenzspannung bzw. des Referenzstromes oft viel zu groß, wenn man die bekannte Referenzquelle von Fig. 1 verwenden würde. Hier kann die Erfindung aberkleinere Toleranzen zulassen.

[0045] Bei der Erfindung, vgl. Fig. 2, kann also die Schwellspannung zumindest des einen der beiden IG-FETs F1, F2 nach Bedarf vermindert oder erhöht werden und damit eine gewünschte Referenzgröße, z. B. RS, U3, J3, genau und dauerhaft eingestellt werden. In Fig. 2 sind alle FETs als Verarmungstyp-FETs ausgeführt. Ebenso ist aber eine Ausführung der FETs z. B. als Anreicherungs-FET oder Sperrtyp-FET möglich. Auch eine CMOS-Technik ist möglich, indem die Arbeitswiderstände R1, R2 einen entgegengesetzt dotierten Kanalbereich im Vergleich zu den IG-FETs F1, F2 aufweisen. Die Konstanz der Referenzgrößen ist gegenüber der Referenzquelle in Fig. 1 deutlich verbessert, da bei Bedarf die beiden IG-FETs F1, F2 der Stufen, ausgenommen die unterschiedlichen Ladungen des Speichergate, untereinander nahezu gleiche Eigenschaften haben können. Anhand von Fig. 4 soll nämlich an einem Beispiel gezeigt werden, daß trotz gleicher Geometrien und gleicher Dotierungen beider Stufen auch ohne Aufladung eine stark von 0 abweichende Differenzspannung RS erreichbar ist, so daß nur noch ein Feinabgleich durch Umladung nachträglich nötig ist.

[0046] Die Fig. 4 zeigt Details einer Variante des in Fig. gezeigten Beispiels, die insbesondere als Referenzspannungsquelle verwendbar ist. An dem Ausgang des Differenzverstärkers DV ist ein Spannungsteiler R31/R32 angebracht, um dem Steuergate eines der IG-FET, vgl. F1 in Fig.2, eine Vorspannung U1 zuzuleiten, die sich von der Vorspannung U2, z. B. Erde, des Steuergate des anderen IG-FET F2 stark unterscheidet. Auf diese Weise kann die in diesem Beispiel vom Differenzverstärker DV gelieferte Referenzspannung U3, die vergleichsweise sehr groß sein darf, zur Erzeugung der Vorspannung U1 mitausgenutzt werden. Die Zuleitung untereinander unterschiedlicher Vorspannungen U1, U2 zu diesen Steuergates, d. h. eine entsprechende Dimensionierung des Spannungsteilers R31/R32, gestattet also, den gewünschten nachträglichen Abgleich der Stufen mit besonders geringen Umladungen der Speichergates auch dann zu erreichen, wenn RS bzw. U3 sehr groß ist.

[0047] Es ist jedoch auch möglich, bei U2=U1 einen nachträglichen Abgleich für sehr große RS bzw. U3 zu erreichen, ohne den in Fig. 4 gezeigten Spannungsteiler R31/R32 anzubringen, und ohne die Stufen F1/R1, F2/R2 untereinander verschieden aufzubauen. Man kann nämlich beim Abgleich auch sehr hohe positive oder negative Aufladungen des Speichergate mittels entsprechend großer und entspechend lang andauernder Abgleichmaßnahmen erreichen, z. B. eine Aufladung auf +10 V, wobei die Schwellspannung bzw. die Differenzspannung RS trotzdem sehr genau, z. B. auf 1 mV genau, einstellbar ist. Diese Variante ist besonders dann zu empfehlen, wenn der endgültig einzustellende Wert der Referenzgröße bei der Herstellung des Bausteins noch nicht bekannt ist und wenn die einmal eingestellte Aufladung des Speichergate nicht unbedingt über sehr lange Zeit, z. B. über viele Jahre hinweg, mit der gleichen Genauigkeit auf dem Speichergate bleiben soll. Je geringer die Aufladung ist, um so länger ist die Zeit, in der die Aufladung mit der eingestellten Genauigkeit auf dem Speichergate bleibt.

[0048] Die Genauigkeit der Einstellung der Aufladung wird besonders groß, wenn dem IG-FET mit Speichergate F1 ein weiterer IG-FET in der gleichen Stufe parallel geschaltet wird. Die Aufladung des IG-FET mit Speichergate F1 hat dann nur noch wenig Einfluß auf die resultierende Schwellspannung dieser Parallelschaltung, besonders wenn F1 ein relativ kleines Breite/ Länge-Verhättnis seines Kanalbereiches im Vergleich zum parallelgeschalteten IG-FET hat. Dementsprechend genau, z. B. auf 0,1 mV, kann man aber leicht die resultierende Schwellspannung der Parallelschaltung beim Abgleich einstellen.

[0049] Weisen bei dieser zuletzt beschriebenen Variante beide IG-FETs der Parallelschaltung ein eigenes Speichergate auf, wobei zusätzlich eine getrennte Ansteuermöglichkeit für die Steuergates beider IG-FETs, z. B. durch eigene Aluminiumflecken und durch z. B. einen Schalter in der Verbindung zwischen den beiden Steuergates dieser beiden IG-FETs, angebracht ist, dann kann man beide IG-FETs getrennt voneinander abgleichen. Daher kann man die resultierende Kennlinie der Parallelschaltung dieser beiden IG-FETs beliebig stark in positive und negative Richtung verschieben. Bei dieser Weiterbildung kann man auch das Verhältnis von Kanallänge zu Kanalbreite beim ersten dieser beiden IG-FETs bei der Herstellung vergleichsweise klein und beim zweiten dieser beiden IG-FETs vergleichsweise groß wählen. Bei dieser speziellen Variante kann man zunächst den ersten IG-FET grob so abgleichen, daß die resultierende Kennlinie der Parallelschaltung angenähert den gewünschten Verlauf hat. Anschließend kann man durch einen Abgleich des zweiten IG-FET rasch und leicht einen präzisen Feinabgleich erreichen, da sein Abgleich selbst bei relativ starker Umladung seines Speichergate nur noch einen kleinen Einfluß auf die resultierende Kennlinie der Parallelschaltung hat.

[0050] Für einen PCM-Kodierer und Dekodierer mit R-2R-Netzwerk wird oft eine Referenzstromquelle benötigt, die insbesondere mit einem einseitig auf Erdpotential liegenden Lastwiderstand RL betrieben werden kann. Fig.6 6 zeigt ein erfindungsgemäß aufgebautes Beispiel, das in Anlehnung an das in fig. 5 gezeigte Referenzstromquellenbeispiel entwickelt wurde. Dazu ist ein Ausgang des Differenzverstärkers DV nit einem ersten Spannungsteiler KR/KR verbunden, dessen Abgriff mit dem Steuergate zumindest eines der IG-FETs, hier F1, der ersten der beiden Stufen F1/R1 verbunden ist. Der gleiche Ausgang des Differenzverstärkers DV ist mit einem zweiten Spannungsteiler αR/RL verbunden, dessen erstes Teilerglied αR direkt mit dem Ausgang des Differenzverstärkers DV verbunden ist und dessen anderes Teilerglied RL den mit dem Referenzstrom 13 zu beliefernden Lastwiderstand RL darstellt, wobei der Abgriff des zweiten Spannungsteilers mit einem dritten Spannungsteiler (1-α) · R/R verbunden ist, dessen Abgriff seinerseits mit dem Steuergate zumindest eines der IG-FETs, hier F2, der zweiten Stufe F2/R2 verbunden ist.

[0051] Fig. 5 zeigt nämlich die Schaltung einer Referenzstromquelle, die unter der Bezeichnung »Howland Current Source« bekannt ist, vgl. Roberge, Operational Amplifier 1975, Seiten 452-455. Der Strom 13 durch den Lastwiderstand RL ist bei der dort gewählten Dimensionierung

[0052] Die Stromquelleneigenschaft mit unendlichem ausgangsseitigen Innenwiderstand erfordert hierzu z. B. die in Fig. eingetragenen Widerstandsverhältnisse, wobei die Faktoren K und α an sich beliebig sein können. Die ausreichende Einhaltung einer solchen Dimensionierung bei der Herstellung der Referenzstromquelle als Teil eines integrierten Bausteins bereitet relativ wenig Schwierigkeiten. Der Absolutwert des Widerstandes R, der 13 mitbestimmt, ist, wenn er als Polysiliziumbahn oder als Diffusionsbahn ausgeführt wird, relativ konstant. Er weist aber noch die herstellungsbedingten Schwankungen bzw. Toleranzen auf. Daher sollte der Referenzstrom 13 noch über die Referenzspannung Ui genau eingestellt, also abgeglichen werden. Dazu kann z. B. der erfindungsgemäße Aufbau gemäß Fig. 6 gewählt werden. Anstelle der Referenzspannung Ui wird bei der Erfindung zur Einstellung des Referenzstromes 13 die abgleichbare Stufe F1/R1 bzw. F2/R2 verwendet, wobei deren Differenzspannung RS in der oben beschriebenen Weise nach Bedarf nachträglich auf dem hergestellten Baustein genau abgleichbar ist. Der Abgleich des Referenzstromes 13 kann insbesondere durch eine geeignete Anzahl von Abgleichspannungsimpulsen, die die Schwellspannungsverschiebung bewirken, durchgeführt werden. Sogar eine Referenzstromquelle mit umgekehrter Stromrichtung -13 kann insbesondere durch Vorzeichenwechsel von RS bzw. von der Schwellspannungsverschiebung durchgeführt werden. In diesem Fall kann z. B. der andere IG-FET F2 statt des IG-FET F1 aufgeladen werden.

[0053] Eine gemäß der Erfindung aufgebaute Referenzquelle kann im Betrieb ununterbrochen die konstante Referenzgröße liefern, die eingestellt wurde. Man kann diese Referenzquelle jedoch auch so bilden, daß sie mit Wechselsignalen steuerbar ist und dann eine eingestellte Referenzspannung U3 bzw. Referenzstrom 13 nur zeitweise, z. B. während der Abwesenheit von steuernden Wechselsignalen, liefert. Dazu kann z. B. zumindest einer der IG-FETs und/oder zumindest einer der damit verbundenen Widerstände, z. B. R1, R0, der beiden Stufen mit einem Steuereingang U1, U2 zur Überlagerung eines wechselnden Steuersignals verbunden sein. Falls dem Steuereingang ein binäres Wechselsignal zugeleitet wird, wird die Referenzgröße U3/J3 davon ein- und ausgeschaltet. Falls dem Steuereingang ein analoges Wechselsignal zugeleitet wird, wird die Referenzgröße entsprechend moduliert. In diesem Fall dient die Referenzquelle als nachträglich abgleichbare Quelle von modulierbaren Konstantströmen oder Konstantspannungen.

Ansprüche

1. Referenzquelle auf einem integrierten FET-Baustein, wobei

- zwei getrennte, aber von derselben Gleichstromversorgungsquelle gespeiste Stufen jeweils die Serienschaltung mindestens eines IG-FET und mindestens eines Arbeitswiderstandes enthalten,

- jeweils ein Abgriff zwischen einem der IG-FETs und einem der Arbeitswiderstände in jeder Stufe angebracht ist, und

- zwischen den Abgriffen der Stufen eine Differenzspannung definierten Wertes auftritt, die unmittelbar selbst als Referenzspannung, oder die mittelbar zur Einstellung des Wertes einer Referenzspannung bzw. eines Referenzstromes, z. B. mittels eines Spannungsteilers, verwendet wird,

insbesondere für Quellen von Referenzströmen bzw. von Referenzspannungen bei A/D-Wandlern und D/A-Wandlern z. B. eines PCM-Fernsprechvermittlungssystems, dadurch gekennzeichnet, daß

- in zumindest einer der beiden Stufen (F1/R1, F2/R2) zumindest einer der IG-FETs (F1) ein zumindest teilweise zwischen dem steuerbaren Steuergate und dem Kanalbereich angebrachtes, allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht schwebendes Speichergate enthält (Fig. 2).

2. Referenzquelle nach Patentanspruch 1, dadurch gekennzeichnet, daß

- die Parallelschaltung beider Stufen in Reihe zu einem hochohmigen Emitterfolgerwiderstand (R0) liegt (Fig. 2).

3. Referenzquelle nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß

- die Elektroden des das Speichergate enthaltenden IG-FET mit eigenen Anschlüssen (A1, A2, A3 für F1), z. B. mit Aluminiumflecken, des integrierten Bausteins verbunden sind, die nach der Herstellung des IG-FET, zumindest vor der Verkapselung des Bausteins, zugänglich sind (Fig. 2).

4. Referenzquelle nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß

- jeder der beiden Eingänge eines Differenzverstärkers (DV) jeweils mit dem Abgriff einer Stufe (F1/R1, F2/R2) verbunden ist (Fig. 2).

5. Referenzquelle nach Patentanspruch 4, dadurch gekennzeichnet, daß

- der Differenzverstärker einen Ausgang aufweist, der über einen ersten Spannungsteiler (R31/R32, K - R/K - R) mit einem Gleichpotential (Masse) verbunden ist, dessen Abgriff mit dem Steuergate eines der IG-FETs (F1) der ersten Stufe (F1/R1) verbunden ist (Fig. 4 und 6).

6. Referenzquelle nach Patentanspruch 5, dadurch gekennzeichnet, daß

- der gleiche Ausgang des Differenzverstärkers (DV) über einen zweiten Spannungsteiler (αR/RL) mit dem Gleichpotential (Masse) verbunden ist, dessen erstes Teilerglied (aR) direkt mit dem Ausgang des Differenzverstärkers (DV) verbunden ist und dessen anderes Teilerglied (RL) den mit dem Referenzstrom (13) zu beliefernden Lastwiderstand (RL) darstellt, und

- der Abgriff des zweiten Spannungsteilers über einen dritten Spannungsteiler [(1-a)R/R] mit dem Gleichpotential (Masse) verbunden ist, dessen Abgriff seinerseits mit dem Steuergate zumindest eines der IG-FETs (F2) der zweiten Stufe (F2/R2) verbunden ist (Fig. 6).

7. Referenzquelle nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß

- zumindest einer der IG-FETs (F1) und/oder zumindest einer der damit verbundenen Widerstände (R1, RO) der beiden Stufen mit einem Steuereingang (U1, U2) zur Überlagerung eines steuernden Wechselsignals (U1 in Fig. 2 und 6) verbunden ist.

8. Verfahren zum Betrieb einer Referenzquelle nach Patentanspruch 7, dadurch gekennzeichnet, daß

- dem Steuereingang ein binäres Wechselsignal (U1) zugeleitet wird.

9. Verfahren zum Betrieb einer Referenzquelle nach Patentanspruch 7, dadurch gekennzeichnet, daß

- dem Steuereingang ein analoges Wechselsignal (U1) zugeleitet wird.

Claims

1. A reference source on an integrated FET-module, wherein

- two separate stages which are fed from a common d.c. direct current supply source each contain the series combination of at least one IG-FET and at least one load resistor,

- a tapping between one of the IG-FETs and one of the load resistors is fixed in each stage, and

- a difference voltage of defined value that occurs between the tappings of the stages is itself directly used as a reference voltage or which is indirectly used for adjusting the value of a reference voltage and of a reference current, for example by means of a voltage divider,

- in particular for sources of reference currents and of reference voltages in A/D-converters and D/A-converters, e.g. of a PCM-telephone exchange system,

characterised in that

- in at least one of the two stages (F1/R1, F2/R2), at least one of the IG-FETs (F1) contains an isolated storage gate surrounded by an insulator on all sides and extending at least partially between the controllable gate electrode and the channel region, so that it is electrically floating, (Figure 2).

2. A reference source as claimed in claim 1, characterised in that

- the parallel combination of the two stages is in series with a high-value emitter follower resistor (RO) (Figure 2).

3. A reference source as claimed in claim 1 or 2, characterised in that

- the electrodes of the IG-FET which contains the storage gate are connected to separate terminals (A1, A2, A3 for F1), of the integrated module which are accessible after the production of the IG-FET (e.g. by means of aluminium spots), at least prior to the encapsulation of the module (Figure 2).

4. A reference source as claimed in one of the preceding claims, characterised in that

- each of the two inputs of a differential amplifier (DV) is respectively connected to the tapping of a stage (F1/R1, F2/R2) (Figure 2).

5. A reference source as claimed in claim 4, characterised in that

- the differential amplifier output is connected via a first voltage divider (R31/R32, K · R/K . R) to a d.c. potential point (earth) and the divider tapping is connected to the control gate of one of the IG-FETs (F1) of the first stage (F1/R1) (Figures 4 and 6).

6. A reference source as claimed in claim 5, characterised in that

- the same output of the differential amplifier (DV) is connected via a second voltage divider (aR/RL) to the d.c. potential point (earth), the first element (aR) of this divider being directly connected to the output of the differential amplifier (DV) and the other element (RL) of this divider being the load resistor (RL) which is to be fed with the reference current (13), and that

- the tapping of the second voltage divider is connected via a third voltage divider [(1-(x)R/R] to the d.c. potential point (earth), and its tapping is connected to the control gate of at least one of the IG-FETs (F2) of the second stage (F2/R2) (Figure 6).

7. A reference source as claimed in one of the preceding claims, characterised in that

- at least one of the IG-FETs (F1) of the two stages and/or at least one of the resistors (R1, RO) connected thereto is connected to a control input (U1, U2) in order to superimpose an a.c. controlling signal (U1 in figure 2 and 6).

8. A process for the operation of a reference source as claimed in claim 7, characterised in that

- a binary a.c. signal (U1) is fed to the control input.

9. A process for the operation of a reference source as claimed in claim 7, characterised in that

- an analogue a.c. signal (U1) is fed to the control input.

Revendications

1. Source de référence sur un module FET, du type dans lequel:

- deux étages séparés, mais alimentés par une même source de courant continu d'alimentation, comportent chacun un montage série d'au moins un IG-FET et au moins une résistance de charge,

- dans chaque étage, une prise entre l'un des IG-FET et l'une des résistances de charge est prévue, et

- entre les prises des étages apparaît une tension différentielle de valeur déterminée qui peut être utilisée elle-même et directement comme tension de référence ou qui peut être utilisée indirectement pour le réglage de la valeur d'une tension de référence ou d'un courant de référence, par exemple à l'aide d'un diviseur de tension,

plus particulièrement comme source de courant de référence ou comme tension de référence pour des convertisseurs analogiques/numéri- ques et des convertisseurs numériques/analogi- ques, par exemple d'un système de central téléphonique PCM, caractérisée par le fait,

- que dans au moins l'un des deux étages (F1/R1, F2/R2) au moins l'un des IG-FET (F1) comporte au moins une porte de mémorisation entourée de toutes parts d'un isolant et de ce fait flottante du point de vue électrique et disposée au moins partiellement entre la porte de commande réglable et la zone de canal (figure 2).

2. Source de référence selon la revendication 1, caractérisée par le fait que le montage parallèle des deux étages est monté en série avec une résistance d'émetteur suiveur de valeur ohmique importante (RO) (figure 2).

3. Source de référence selon la revendication 1 ou 2, caractérisée par le fait que les électrodes du IG-FET contenant la porte de mémorisation sont pourvues de bornes de raccordement qui leur sont propres (A1, A2, A3 pour F1), par exemple de taches d'aluminium, du module intégré, bornes de raccordement qui sont accessibles, après la fabrication du IG-FET, au moins avant l'encapsulage du module (figure 2).

4. Source de référence selon l'une des revendications précédentes, caractérisée par le fait que chacune des deux entrées d'un amplificateur différentiel (DV) est respectivement reliée avec la prise d'un étage (F1/R1, F2/R2) (figure 2).

5. Source de référence selon la revendication 4, caractérisée par le fait que l'amplificateur différentiel comporte une sorite qui est reliée, par l'intermédiaire d'un premier diviseur de tension (R31/R32, K · R/K - R), avec un potentiel continu (masse), et dont la prise est reliée à la porte de commande de l'un des IG-FET (F1) du premier étage (F1/R1) (figures 4 et 6).

6. Source de référence selon la revendication 5, caractérisée par le fait que la même sortie de l'amplificateuer différentiel (DV) est reliée, par l'intermédiaire d'un second diviseur de tension (xR/RL), au potentiel continu (masse), dont le premier élément diviseur (αR) est directement relié à la sortie de l'amplificateur différentiel (DV) et dont l'autre élément diviseur (RL) représente la résistance de charge (RL) à alimenter avec le courant de référence (13), et que la prise du second diviseur de tension est reliée, par l'intermédiaire d'un troisième diviseur de tension [(1-a)R/R], au potentiel continu (masse), et dont la prise est à son tour reliée à la porte de commande au moins de l'un des IG-FET (F2) du second étage (F2/R2).

7. Source de référence selon l'une des revendications précédentes, caractérisée par le fait qu'au moins l'un des IG-FET (F1) et/ou au moins l'une des résistances (R1, RO) qui y sont reliées, et qui appartiennent aux deux étages, sont reliés à une entrée de commande (U1, U2) pour la superposition d'un signal alternatif de commande (U1 dans les figures 2 et 6).

8. Procédé pour opérer une source de référence selon la revendication 7, caractérisé par le fait qu'on applique à l'entrée de commande un signal alternatif binaire (U1).

9. Procédé pour opérer une source de référence selon la revendication 7, caractérisé par le fait que l'on applique à l'entrée de commande un signal alternatif (U1) analogique.

Zeichnung