Hysteresebehaftete Komparatorschaltung zur Verwendung bei einer Spannungsregelungsschaltung

Beschreibung

[0001] Die Erfindung betrifft eine hysteresebehaftete Komparatorschaltung zur Verwendung als Vergleichsstufe und Stellsignalgeber einer elektrischen Spannungsregelungsschaltung mit einer die zu regelnde Spannung liefernden Spannungsquelle, sowie eine Regelungsschaltung mit einer derartigen Komparatorschaltung.

[0002] Es gibt elektrische Schaltungen, für welche ein Potential bereitgestellt werden muß, das über dem Potential der Versorgunsspannungsquelle liegt. Ein Beispiel sind Schaltungen mit NMOS-Transistoren, die sich auf der Seite hohen Versorgungsspannungspotentials ihrer Schaltung befinden und deren Gate-Elektrode dann, wenn sie leitend geschaltet werden sollen, ein Gatepotential zugeführt werden muß, das über dem hohen Versorgungsspannungspotential liegt. Beispiele sind CMOS-Schaltungen. Zur Bereitstellung eines solchen hohen Gatepotentials werden Spannungserhöhungsschaltungen verwendet. Für Wechselstromschaltungen verwendet man Bootstrap-Schaltungen. Für Gleichstromanwendungen benutzt man Ladungspumpen oder Spannungspumpschaltungen.

[0003] Solche Spannungspumpschaltungen weisen einen Ladespannungskondensator auf, der auf etwa den doppelten Wert der Versorgungsspannungsquelle aufgeladen wird, und zwar mit Hilfe der Wechselspannung eines Pumposzillators, die üblicherweise in Form einer Rechteckimpulsfolge bereitgestellt wird. Diese führt zu elektromagnetischer Strahlung (EMR), die insbesondere bei Gleichspannungsanwendungen recht störend sein kann. Es sind daher Maßnahmen erforderlich, um solcher EMR zu begegnen.

[0004] Eine Verringerung der EMR kann man durch Herabsetzung der Frequenz der Pumpimpulsfolge und/oder durch gezielte Verringerung der Flankensteilheit der Pumpimpulse erreichen. Hauptnachteil dieser Maßnahmen ist es aber, daß sie das Problem mit der EMR nur verringern, nicht jedoch beseitigen.

[0005] Aus der DE 37 23 579 C1 ist ein Längsspannungsregler mit einer Komparatorschaltung bekannt, die eine Differenzstufe enthält, welcher eine Laststufe vorgeschaltet ist, und welcher eine Stromspiegelschaltung nachgeschaltet ist. Bei diesem bekannten Längsspannungsregler dient die Komparatorschaltung zum Vergleichen von Ausgangsspannung und Eingangsspannung des Reglers, um einen auf den Reglerlängszweig einwirkenden Steuertransistor auszuschalten, wenn die Eingangsspannung des Reglers unter eine Regler-Nenn-Ausgangsspannung abfällt, um dadurch durch eingangsseitige Spannungseinbrüche hervorgerufene Funktionsstörungen zu mildern.

[0006] Aus Electronics, Sept. 16, 1976, Seiten 42 und 44 ist eine Spannungspumpschaltung bekannt, bei der die Pumpspannung auf einen vorbestimmten Wert eingeregelt wird, wozu abhängig vom Ausgangssignal eines Komparators ein Pumposzillator ein- und ausgeschaltet wird.

[0007] Aufgabe der vorliegenden Erfindung ist es daher, eine Schaltungsanordnung verfügbar zu machen, mit der sich bei solchen Pumpschaltungen das Problem der EMR gänzlich beseitigen läßt.

[0008] Die grundsätzliche Idee zur Lösung dieser Aufgabe ist folgende:
Wenn das Gate des genannten NMOS-Transistors auf die erforderliche Pumpspannung aufgeladen ist, wird der Pumpvorgang beendet, so daß ab da die EMR verursachende Pumpfrequenz nicht mehr auftritt. Da ein MOS-Transistor einen sehr hohen Gate-Eingangswiderstand aufweist, kann die Pumpspannung relativ lange aufrechterhalten werden. Um dem nicht entgegenzuwirken, ist es erforderlich, die Regelung der Pumpspannung im wesentlichen verlustleistungsfrei zu machen, um den die Pumpspannung haltenden Kondensator durch die Regelungsschaltung nicht zu belasten, das heißt, zu entladen, was den Beginn eines neuen Pumpvorgangs unter erneutem Auftreten von EMR zur Folge hätte.

[0009] Die Verwirklichung dieser Idee geschieht mit einer Komparatorschaltung, die zur praktisch leistungslosen Erfassung des einem Vergleich zu unterziehenden Spannungswertes eine Differenzstufe verwendet, die einen Endes Lasttransistoren und anderen Endes eine Gegenkopplungsstufe und vorzugsweise zwischen Differenzstufe und Gegenkopplungsstufe eine Stromspiegelstufe verwendet. Der Steuerelektrode eines ersten Lasttransistors, bei dem es sich um einen Transistor mit hoher Eingangsimpedanz, z.B. einen MOS-Transistor handelt, wird die dem Vergleich zuzuführende Spannung geliefert. Der Steuerelektrode eines zweiten Lasttransistors wird eine Referenzspannung zugeführt, aufgrund welcher dieser Lasttransistor eine konstante Lastimpedanz darstellt. Dem zweiten Lasttransistor ist ein dritter Lasttransistor parallel geschaltet, der in Abhängigkeit von dem Ausgangssignal des Komparators leitet oder sperrt, so daß der Impedanz des zweiten Lasttransistors in Abhängigkeit vom Ausgangssignal des Komparators eine weitere Lastimpedanz parallel geschaltet wird oder nicht.

[0010] Eine Differenzstufe in Basisschaltung ist an sich bekannt vgl. US-A 3,938,055 oder JP-A 58 202 613.

[0011] Eine Verwendung einer derartigen Komparatorschaltung im Zusammenhang mit einer Spannungsregelungsschaltung ist in abhängigen Anspruch 3 angegeben. Nach Anspruch 15 ist die erfindungsgemäße Komparatorschaltung bei einer Regelungsschaltung einsetzbar.

[0012] Weiterbildungen der erfindungsgemäßen Komparatorschaltung sind in den Ansprüchen 2 und 4 bis 15 angegeben.

[0013] Die Erfindung wird nun anhand von Ausführungsformen näher erläutert. In den beiliegenden Zeichnungen zeigen:

Fig. 1

ein elektrisches Schaltbild, teilweise in Blockdarstellung, einer erfindungsgemäßen Pumpspannungsregelungsschaltung;

Fig. 2

ein Schaltbild einer hysteresebehafteten Komparatorschaltung, die bei der Pumpspannungsregelungsschaltung der Figur 1 verwendbar ist; und

Fig. 3

Spannungsverläufe, die bei der Komparatorschaltung nach Figur 2 auftreten

[0014] Figur 1 zeigt ein Schaltbild einer Pumpspannungsregelungsschaltung mit einem Versorgungsspannungsanschluß VA, dem das hohe Potential VS einer Versorgungsspannungsquelle zugeführt wird. Zwischen dem Versorgungsspannungsanschluß VA und einem ersten Eingang E1 eines Komparators COM befindet sich eine Reihenschaltung aus zwei Dioden D1 und D2. Dabei ist die Anode von D1 mit VA und die Kathode von D2 mit E1 verbunden. Ein zweiter Eingang E2 des Komparators COM ist mit einer Parallelschaltung aus zwei Referenzwiderständen RREF1 und RREF2 verbunden. Diese sind einen Endes mit Massepotential verbunden, während sie anderen Endes mit E2 verbunden sind, RREF1 direkt und RREF2 über einen ersten Schalter S1. Ein Schaltungsknoten K zwischen den beiden Dioden D1 und D2 ist an eine Seite eines Pumpkondensators CP angeschlossen, dessen andere Seite an einen Ausgang eines Oszillators OSC angeschlossen ist, der beim Leitendschalten eines zweiten Schalters S2 eine Pumpimpulsfolge mit einer Pumpfrequenz liefert. Zwischen der Diode D2 und dem ersten Eingang E1 befindet sich eine Parallelschaltung aus einem Lastkondensator CL und einem Lastwiderstand RL, welche die Eingangskapazität und den Eingangswiderstand der mit der Pumpspannung zu speisenden Last, im Fall des genannten NMOS-Transistors dessen Gatekapazität bzw. Gateeingangswiderstand, darstellen.

[0015] Ist der Schalter S2 geschlossen, bewirkt die Pumpimpulsfolge in an sich bekannter Weise eine Aufladung des Pumpkondensators CP auf eine Pumpspannung VP, die etwa doppelt so groß wie die Versorgungsspannung VS ist. Wird nach Erreichen der gewünschten Pumpspannung der Schalter S2 zur Beendigung des Pumpvorgangs geöffnet, entlädt sich die Pumpspannung über den Lastwiderstand RL. Ist die Pumpspannung VP unter einen vorbestimmten Schwellenwert abgefallen, wird durch Schließen, also Leitendschalten des Schalters S2 ein erneuter Pumpvorgang begonnen.

[0016] Wann ein Pumpvorgang beendet werden kann und wann ein neuer Pumpvorgang erforderlich ist, wird mit Hilfe des Komparators COM bestimmt, von dessen an einem Komparatorausgang A auftretendem Ausgangssignal es abhängt, ob dieses Ausgangssignal den Schalter S2 leitend oder nicht-leitend schaltet. Um hinsichtlich der Pumpspannung VP eine Zweipunktregelung zu erzielen, ist der Komparator mit Hystereseverhalten ausgebildet. Zu diesem Zweck sind die beiden Referenzwiderstände RREF1 und RREF2 vorgesehen, von denen je nach Stellung des Schalters S1 nur der Referenzwiderstand RREF1 oder die Parallelschaltung aus den beiden Referenzwiderständen RREF1 und RREF2 wirksam wird. Da der Eingangswiderstand RL des genannten NMOS-Transistors sehr hoch ist, können die Zeitabstände zwischen den Zeiten, zu denen durch Schließen des Schalters S2 jeweils ein Pumpvorgang durchgeführt wird, sehr groß sein, wenn der Eingangswiderstand des Eingangs E1 des Komparators COM ebenfalls sehr groß ist. Zwischen diesen langen Zeitabständen findet kein Pumpspannungsvorgang statt, kann somit der Pumposzillator abgeschaltet werden, so daß zwischen diesen langen Zeitabständen keine EMR auftritt.

[0017] Eine Ausführungsform eines erfindungsgemäßen, hysteresebehafteten Komparators, der die Pumpspannungsquelle möglichst wenig belastet, ist in Figur 2 gezeigt und umfaßt den gestrichelt umrahmten Teil der in Figur 1 gezeigten Schaltung.

[0018] Der Hystereskomparator COM gemäß Figur 2 umfaßt in Kaskadenschaltung zwischen einem die positive Versorgunsspannung VS zuführenden Versorgungsspannungsanschluß VA und einem den negativen Pol der Versorgungsspannungsquelle bildenden Masseanschluß GND eine Differenzstufe D, eine auf der Hochpotentialseite von D befindliche Lastimpedanzstufe L, eine auf der Niederpotentialseite von D befindliche Gegenkopplungsstufe G und zwischen D und G eine Stromspiegelstufe S.

[0019] Die Differenzstufe D weist einen ersten Differenzstufentransistor QP1, einen zweiten Differenzstufentransistor QP2 und eine erste Stromquelle I1 auf. QP1 und QP2 sind je als bipolarer PNP-Multikollektortransistor mit zwei Kollektoren ausgebildet. Die Basisanschlüsse von QP1 und QP2 sind gemeinsam über die erste Stromquelle I1 mit GND verbunden. Einer der beiden Kollektoren eines jeden der beiden Differenzstufenstransistoren QP1 und QP2 ist mit dem gemeinsamen Basisanschluß verbunden.

[0020] Die Stromspiegelstufe S weist eine Stromspiegelschaltung mit einer Stromspiegeldiode QN1 in Form eines als Diode geschalteten bipolaren NPN-Transistors und einen Stromspiegeltransistor QN2 in Form eines bipolaren NPN-Transistors auf. In für Stromspiegel üblicher Weise sind die Basisanschlüsse von QN1 und QN2 miteinander verbunden.

[0021] Die Gegenkopplungsstufe G weist einen ersten Gegenkopplungswiderstand R1 und einen zweiten Gegenkopplungswiderstand R2 auf.

[0022] Die Lastimpedanzstufe L besitzt einen ersten Lasttransistor MN1 in Form eines N-Kanal-MOS-Transistors, einen zweiten Lasttransistor MP1 in Form eines P-Kanal-MOS-Transistors und einen dritten Lasttransistor MP2 in Form eines P-Kanal-MOS-Transistors auf. Außerdem umfaßt die Lastimpedanzstufe L eine Referenzspannungsquelle V1, die zwischen das Gate von MP1 und VS geschaltet ist, und eine zweite Stromquelle I2, die zwischen das Gate von MP2 und VS geschaltet ist.

[0023] MN1, QP1, QN1 und R1 bilden eine erste Reihenschaltung, während MP1, QP2, QN2 und R2 eine zweite Reihenschaltung bilden. R1 und R2 bilden Gegenkopplungsimpedanzen für QP1 und QP2. MN1 bildet eine Lastimpedanz für QP1. Die parallel geschalteten Lasttransistoren MP1 und MP2 bilden gemeinsam eine Lastimpedanz für QP2.

[0024] Zwischen QP2 und QN2 befindet sich ein Schaltungsknoten SK, an den die Basis eines bipolaren NPN-Schalttransistors QN3 angeschlossen ist. Dessen Emitter ist mit GND verbunden, während dessen Kollektor sowohl mit dem Gate von MP2 als auch mit der zweiten Stromquelle I2 verbunden ist. Ein gemeinsamer Verbindungspunkt zwischen Stromquelle I2, Gate von MP2 und Kollektor von QN3 bildet den Komparatorausgang A.

[0025] Die vom ersten Lasttransistor MN1 gebildete Lastimpedanz ist von der am ersten Komparatoreingang E1 anliegenden Pumpspannung VP abhängig. Die durch die Parallelschaltung der beiden Lasttransistoren MP1 und MP2 gebildete Lastimpedanz am Emitter von QP2 hängt vom Potential am Komparatorausgang ab. MP1 wird mittels der Referenzspannungsquelle V1 permanent in einem bestimmten Zustand des Leitens gehalten, weist also permanent eine konstante vorbestimmte Impedanz auf, die im folgenden auch erste Referenzlastimpedanz genannt wird. Der dritte Lasttransistor MP2 wird je nach dem am Komparatorausgang A auftretenden Potential leitend oder nicht-leitend geschaltet. Seine Impedanz, im folgenden auch zweite Referenzlastimpedanz genannt, hängt damit vom Potential am Komparatorausgang A ab. Ist MP2 nicht-leitend geschaltet, wird die am Emitter von QP2 wirksame Lastimpedanz praktisch nur durch die konstante Impedanz von MP1 gebildet. Ist MP2 leitend geschaltet, wird die am Emitter von QP2 wirksame Lastimpedanz durch die Parallelschaltung von erster und zweiter Referenzlastimpedanz gebildet. Je nach Potential am Komparatorausgang A wirkt somit am Emitter von QP2 eine niedrigere oder eine höhere Lastimpedanz.

[0026] Zwischen dem Versorgungsspannungsanschluß VA und dem Gate von MN1 befindet sich eine Schutzdiode D3 zum Schutz der Gate-Source-Strecke von MN1 gegen Überspannungen, die über den Versorgungsspannungsanschluß VA zugeführt werden könnten.

[0027] In Figur 1 ist die Impedanz des leitenden Lasttransistors MP2 durch RREF2 dargestellt, während die Impedanz des permanent leitenden Lasttransistors MP1 durch RREF1 dargestellt ist. Der Schalter S1 in Figur 1 wird durch den als Schalter betriebenen Lasttransistor MP2 angedeutet.

[0028] Unter Zuhilfenahme von Figur 3 wird nun die Wirkungsweise der in Figur 2 gezeigten Komparatorschaltung betrachtet. Dabei wird zunächst von einem Betriebszustand ausgegangen, bei welchem die Pumpspannung VP unterhalb des gewünschten Spannungswertes liegt, wie dies zunächst beim Einschalten der Spannungsversorgung der Fall ist. Dieser Zeitabschnitt ist in Figur 3 mit T1 gekennzeichnet.

[0029] Um ein Ansteigen der Pumpspannung VP zu erzielen, muß die Pumpimpulsfolge auf den Pumpkondensator CP in Figur 1 gelangen können.

[0030] Am Komparatorausgang A muß daher ein Potentialwert vorhanden sein, der den Schalter S2 in Figur 1 in den leitenden Zustand steuert, somit den Oszillator in den Einschaltzustand steuert.

[0031] Die Impedanz des Lasttransistors MN1 hängt von dem momentanen Spannungswert der am Komparatoreingang E1 anliegenden Pumpspannung VP ab. Diese Pumpspannung bestimmt den Wert der Gate-Source-Spannung VGS von MN1. Vorausgesetzt, VP ist ausreichend groß, um den Lasttransistor MN1 überhaupt in den leitenden Zustand zu steuern, ist die durch MN1 gebildete Lastimpedanz umso größer, je niedriger die Pumpspannung VP ist und umso niedriger, je höher die Pumpspannung VP ist. Die jeweils durch MN1 gebildete Lastimpedanz stellt daher ein Maß für den jeweils vorhandenen Wert der Pumpspannung VP dar. Da die Pumpspannung VP auf das Gate eines MOS-Transistors gegeben wird, erfolgt die Erfassung und Auswertung des Momentan- oder Ist-Wertes der Pumpspannung VP praktisch leistungslos. Die Pumpspannungsquelle, nämlich der Pumpkondensator CP, wird durch diese Art Istwerterfassung somit praktisch nicht belastet und entladen.

[0032] Der den jeweiligen Istwert der Pumpspannung darstellende Impedanzwert von MN1 wird mit der Referenzimpedanz verglichen, wie sie je nach Schaltzustand des dritten Lasttransistors MP2 durch die Lastimpedanz von MP1 alleine oder die Parallelschaltung der Lastimpedanzen von MP1 und MP2 gebildet wird. Da die Pumpspannung VP nach dem Einschalten der Versorgungsspannung ansteigt, die durch MN1 gebildete Lastimpedanz somit entsprechend abnimmt, muß die am Emitter von QP2 wirksame Lastimpedanz entsprechend niedriger sein als die Impedanz von MN1, die vonhanden ist, solange die Pumpspannung VP den gewünschten Spannungswert oder Sollwert noch nicht erreicht hat. Die Komparatorschaltung verhält sich daher in der Phase, in welcher die Pumpspannung VP noch unter dem gewünschten Wert liegt, unsymmetrisch, da den beiden Differenzstufentransistoren QP1 und QP2 der Differenzstufe D unterschiedlich große Lastimpedanzen angeboten werden. Da die am Emitter von QP2 wirksame Lastimpedanz niedriger ist als die am Emitter von QP1 wirkende Lastimpedanz, fließt durch QP2 mehr Strom als durch QP1. Der am Schaltungsknoten SK vom Kollektor von QP2 gelieferte Strom ist daher höher als der über die Stromspiegelstufe S zum Schaltungsknoten SK gelieferte Strom vom Kollektor von QP1. Außerdem ist der Spannungsabfall am Gegenkopplungswiderstand R2 größer als der Spannungsabfall am Gegenkopplungswiderstand R1, was zu einem Anheben des Potentials am Schaltungsknoten SK führt. Diese beiden Erscheinungen bewirken, daß der Schalttransistor QN3 eingeschaltet ist, so daß an seinem Kollektor ein niedriges Potential auftritt, was zum Leiten des dritten Lasttransistors MP2 führt. Am Emitter von QP2 wird somit die Parallelschaltung aus der von MP1 gebildeten ersten Referenzlastimpedanz und der von dem leitenden MP2 gebildeten zweiten Referenzlastimpedanz wirksam.

[0033] Da im Zustand zu niedriger Pumpspannung VP am Kollektor von QN3 und damit am Komparatorausgang A niedriges Potential liegt, ist die gesamte Regelschaltung so auszulegen, daß bei niedrigem Potential am Komparatorausgang A eine Pumpimpulsfolge auf den Pumpkondensator CP gegeben wird.

[0034] Während ihres Anstiegs wird die Pumpspannung VP irgendwann so groß, daß der Wert der Impedanz von MN1 bis auf denjenigen Impedanzwert abgefallen ist, der sich aus der Parallelschaltung von erster und zweiter Referenzlastimpedanz ergibt. In diesem Moment erreicht die Komparatorschaltung symmetrisches Verhalten. Wenn bei geringfügiger weiterer Erhöhung des Pumpspannungswertes dieses symmetrische Verhalten wieder verlorengeht, geht der Komparatorausgang A in den anderen der beiden möglichen Zustände: Der Komparatorausgang A nimmt hohes Potential an. Dies deshalb, weil der am Emitter von QP1 wirksame Lastimpedanzwert niedriger geworden ist als der am Emitter von QP2 wirksame Lastimpedanzwert und dementsprechend der durch QP1 fließende Strom höher geworden ist als der durch QP2 fließende Strom. Die Strombilanz am Schaltungsknoten SK kehrt sich entsprechend um und wegen des kleiner gewordenen Stroms durch QP2 ist der Spannungsabfall über dem Gegenkopplungswiderstand R2 und damit das Potential am Schaltungsknoten SK abgefallen. Als Folge davon sperrt der Schalttransistor QN3. Dies führt einerseits zu dem bereits erwähnten hohen Potentialwert am Komparatorausgang A und andererseits zum Sperren des dritten Lasttransistors MP2. Von diesem Zeitpunkt ab ist am Emitter von QP2 nur noch die durch MP1 gebildete, konstante erste Referenzlastimpedanz wirksam.

[0035] Aufgrund des Übergangs des Potentials am Komparatorausgang A zu einem hohen Potentialwert wird die weitere Beaufschlagung des Pumpkondensators CP in Figur 1 mit Pumpimpulsen unterbunden.

[0036] Dieser Zustand ist am Ende der Zeitdauer T1 in Figur 3 erreicht. Während der sich anschließenden Zeitdauer T2 treten keine Pumpimpulse auf, bleibt die Pumpspannung VP während eines ersten Abschnittes T2a des Zeitabschnitts T2 praktisch konstant und befindet sich das Potential am Komparatorausgang A, in Figur 3 mit VSA bezeichnet, auf hohem Wert.

[0037] Da auch MOS-Transistoren keinen unendlich hohen Gate-Source-Eingangswiderstand aufweisen, und möglicherweise aufgrund anderer Einflüsse kann es zu einer allmählichen Entladung des Pumpkondensators CP und somit zu einem allmählichen Abfall des Pumpspannungswertes kommen. Wird mit der Pumpspannung das Gate eines MOS-Transistors gesteuert und wird die Istwertmessung der Pumpspannung entsprechend der erfindungsgemäßen Komparatorschaltung durch Beaufschlagung des Gates eines MOS-Transistors mit der Pumpspannung durchgeführt, ist die Zeitdauer, während welcher der am Ende der Zeitdauer T1 erreichte Pumpspannungswert merklich abgefallen ist, normalerweise sehr lang. Um aber anhand von Figur 3 zeigen zu können, was passiert, wenn der Pumpspannungswert nach Erreichen des Sollwertes um einen vorbestimmten Betrag abgefallen ist, wird im zweiten Teilabschnitt T2b in Figur 3 angenommen, daß der Pumpspannungswert rapide abfällt. Dies führt zu einer entsprechenden Erhöhung der von MN1 gebildeten Lastimpedanz. Wenn diese auf die von MP1 gebildete erste Referenzlastimpedanz angestiegen ist und auch nur geringfügig darüber hinaus ansteigt, kippt die Komparatorschaltung wieder in den anfangs betrachteten Zustand, in welchem das Potential am Komparatorausgang A niedrigen Potentialwert annimmt. Dieser Zustand ist am Ende der Zeitdauer T2 erreicht und führt dazu, daß der Pumpkondensator CP nun wieder mit Pumpimpulsen beaufschlagt wird. Während einer Zeitdauer, die in Figur 3 mit T3 bezeichnet ist, steigt der Pumpspannungswert aufgrund dieser Beaufschlagung von CP mit Pumpimpulsen wieder an, bis am Ende der Zeitdauer T3, bei welchem der Wert der von MN1 gebildeten Lastimpedanz wieder auf den Wert der von MP1 und dem leitenden MP2 gemeinsam gebildeten Referenzlastimpedanz abgefallen ist, in den Zustand hohen Potentials am Komparatorausgang A übergeht, was zum Sperren der Beaufschlagung von CP mit weiteren Pumpimpulsen führt. Dieser Zustand dauert während der Zeitdauer T4 in Figur 3 an.

[0038] Die in Figur 1 gezeigte und die Komparatorschaltung gemäß Figur 2 enthaltende Pumpspannungsregelungsschaltung bewirkt somit eine Zweipunktregelung zwischen einem hohen Pumpspannungsschwellenwert und einem niedrigen Pumpspannungsschwellenwert, die in Figur 3 mit VPH bzw. VPL bezeichnet sind. Die zu dieser Zweipunktregelung führende Hysterese wird durch das steuerbare Zuschalten und Wegschalten der durch MP2 gebildeten Impedanz zu bzw. von der von MP1 gebildeten permanenten, konstanten Lastimpedanz bewirkt.

[0039] Vorausgehend wurde die Komparatorschaltung gemäß Figur 2 als Teil einer Pumpspannungsregelungsschaltung betrachtet. Diese Komparatorschaltung ist aber auch für andere Einsatzzwecke vorteilhaft verwendbar. Sie eignet sich bei jeder Anwendung, bei welcher eine Eingangsgröße mit einer hysterebehafteten Bezugsgröße praktisch leistungsfrei verglichen werden soll. Dadurch, daß mit der zu messenden Größe das Gate eines MOS-Transistors beaufschlagt wird, wird eine solche praktisch leistungslose Messung der interessierenden oder zu überwachenden Größe möglich.

[0040] Bei der erfindungsgemäßen Komparatorschaltung läßt sich nicht nur eine praktisch leistungslose Messung des zu überwachenden oder zu regelnden Spannungswertes erzielen sondern man kann den für den Regelungsvorgang bestimmenden Schwellenwert leicht programmieren durch die Wahl des Spannungswertes der Referenzspannungsquelle V1. Bei einer als integrierte Schaltung ausgebildeten Komparatorschaltung dieser Art könnte man mehrere Referenzspannungsquellen vorsehen, die man je nach dem im speziellen Fall benötigten Schwellenwert durch Programmierung auswählbar machen könnte.

[0041] Die Verwendung von Multikollektor-Transistoren für QP1 und QP2, bei denen je ein Kollektor mit der Basis verbunden ist, führt zu einer hohen Transkonduktanz oder Steilheit aufgrund des daraus resultierenden nichtlinearen Diodenverhaltens eines jeden der beiden Differenztransistoren QP1 und QP2 an deren Emittern, so daß mittels der Differenzstufe D sehr kleine Spannungsunterschiede festgestellt werden können, und somit sehr kleine Unterschiede in den Lastimpedanzen, die auf den Emitter von QP1 bzw. auf den Emitter von QP2 wirken. Daher muß bei gleichen Drainströmen die Drain-Source-Spannung des ersten Lasttransistors MN1 gleich der Drain-Source-Spannung des zweiten Lasttransistors MP1 sein, um an der Stromspiegelstufe S ausgeglichene Bedingungen zu erreichen. Die Gate-Source-Spannung von MP1 ist durch die Referenzspannung V1 der Referenzspannungsquelle gegeben. In vereinfachten Gleichungen für nichtgesättigte CMOS-Transistoren kann das Schwellenwertpotential, das erforderlich ist, um am Komparatorausgang A das hohe Potential zu erreichen, berechnet werden als ein Multiplikatorfaktor a der Referenzspannung V1, und zwar mit den nachfolgend aufgelisteten Annahmen.

I_{D MN1}

= I_{D MP1}

V_{DS MN1} - V_{DS MP1}

= V_DS

V_{th MN1}

= V_{th MP1} = V_th

V_{GS MN1}

= a*V1

V_{GS MP1}

= V1

βMN1

V1 - V_th - V_DS * 0,5

βMP1

a * V1 - V_th - V_DS * 0,5

[0042] In den obigen Formeln bedeuten:

I_{D MN1}, I_{D MP1}

= Drainstrom von MN1 bzw. MP1

V_{DS MN1}, V_{DS MP1}

= Drain-Source-Spannung von MN1 bzw. MP1

V_{th MN1}, V_{th MP1}

= Schwellenspannung von MN1 bzw. MP1

V_{GS MN1}, V_{GS MP1}

= Gate-Source-Spannung von MN1 bzw. MP1

V1

= Referenzspannung der Referenzspannungsquelle

β

= Transkonduktanz (Steilheit) eines MOS-Transistors

β_MN1, β_MP1

= Transkonduktanz von MN1 bzw. MP1

W

= Kanalbreite

L

= Kanallänge

[0043] Zur Schwellenwertfestlegung muß das Verhältnis der Transkonduktanzen von MN1 und MP1 eingestellt werden, und zwar mittels des jeweiligen W/L-Verhältnisses. Der Schwellenwert kann somit in Abhängigkeit von den Kanalbreiten und den Kanallängen der beiden CMOS-Transistoren MN1 und MP1 gewählt werden.

[0044] Eine Hysterese kann dadurch erreicht werden, daß parallel zum zweiten Lasttransistor MP1 der dritte Lasttransistor MP2 geschaltet wird, dessen Kanaltyp ebenfalls entgegengesetzt zu dem von MN1 ist und bei dem es sich um einen Transistor mit P-Kanal handelt. Der Betrag der Hysterese kann ebenfalls durch Auswahl von Länge und Breite des Kanals gewählt werden.

[0045] Im Rahmen der Erfindung ist es nicht notwendig, die Transistoren der Komparatorschaltung alle mit dem Kanaltyp oder Leitfähigkeitstyp zu wählen, wie sie in Figur 2 angegeben sind. Benötigt man anstelle einer positiven Pumpspannung, von der in Figur 2 ausgegangen wird, eine negative Pumpspannung, kann man die in Figur 2 gezeigte Komparatorschaltung insofern umkehren, als man die Lasttransistoren auf die Masseseite (GND) verlagert und entgegengesetzten Kanaltyp wählt, wobei man für die Transistoren der Differenzstufe D und der Stromspiegelstufe S entsprechend Transistoren entgegengesetzten Leitfähigkeitstyps wählt.

Ansprüche

1. Hysteresebehaftete Komparatorschaltung zur praktisch leistungslosen Erfassung eines einem Vergleich zu unterziehenden Spannungswertes, mit einer Differenzstufe (D), die Bestandteil einer Kaskadenschaltung (L, D, S, G) ist, die auf einer Seite der Differenzstufe (D) eine Laststufe (L) mit Lasttransistoren (MN1, MP1) und auf der anderen Seite der Differenzstufe (D) eine Gegenkopplungsstufe (G) aufweist, wobei der Steuerelektrode eines ersten Lasttransistors (MN1), bei dem es sich um einen Transistor mit hoher Eingangsimpedanz handelt, die dem Vergleich zuzuführende Spannung geliefert und der Steuerelektrode eines zweiten Lasttransistors (MP1) eine Referenzspannung zugeführt wird, aufgrund welcher dieser zweite Lasttransistor (MP1) eine konstante Lastimpedanz darstellt, und wobei dem zweiten Lasttransistor (MP1) ein dritter Lasttransistor (MP2) parallel geschaltet ist, der in Abhängigkeit von einem Ausgangssignal der Komparatorschaltung leitet oder sperrt, so daß der Impedanz des zweiten Lasttransistors (MP1) in Abhängigkeit vom Ausgangssignal der Komparatorschaltung eine weitere Lastimpedanz parallel geschaltet wird oder nicht.

2. Komparatorschaltung nach Anspruch 1, bei welcher zwischen die Differenzstufe (D) und die Gegenkopplungsstufe (G) eine Stromspiegelstufe (S) geschaltet ist.

3. Hysteresebehaftete Komparatorschaltung nach Anspruch 1 zur Verwendung als Vergleichsstufe und Stellsignalgeber einer elektrischen Spannungsregelungsschaltung mit einer die zu regelnde Spannung liefernden Spannungsquelle (CP), deren Ausgangsspannung (VP) mittels eines von einem Ausgang der Komparatorschaltung gelieferten Stellsignals veränderbar ist,
wobei die Komparatorschaltung

a) einen mit der Ausgangsspannung (VP) der Spannungsquelle (CP) beaufschlagbaren Komparatoreingang (E1) und einen das Stellsignal liefernden Komparatorausgang (A) aufweist;

b) von einer Versorgungsspannungsquelle mit einem ersten Versorgungsspannungspol (VS) und einem zweiten Versorgungsspannungspol (GND) gespeist wird;
wobei

c) die Differenzstufe (D) einen ersten Differenzstufentransistor (QP1) und einen zweiten Differenzstufentransistor (QP2) aufweist, die je eine Steuerelektrode, eine erste Hauptstreckenelektrode und eine zweite Hauptstreckenelektrode aufweisen,

c1) deren Steuerelektroden gemeinsam mit dem zweiten Versorgungsspannungspol (GND) gekoppelt sind,

c2) deren erste Hauptstreckenelektroden über eine erste Lastimpedanz bzw. über eine zweite Lastimpedanz je mit dem ersten Versorgungsspannungspol (VS) gekoppelt sind und

c3) deren zweite Hauptstreckenelektroden je über eine Gegenkopplungsimpedanz mit dem zweiten Versorgugsspannungspol (GND) gekoppelt sind;

wobei

d) die erste Lastimpedanz durch den ersten Lasttransistor (MN1) erzeugt wird, der eine mit dem Komparatoreingang (E1) gekoppelte Steuerelektrode aufweist, sodaß die erste Lastimpedanz von der Ausgangsspannung (VP) der Spannungsquelle (CP) abhängt,
   wobei

e) zwischen eine Steuerelektrode des zweiten Lasttransistors (MP1) und den ersten Versorgungsspannungspol (VS) eine Referenzspannungsquelle (VR) geschaltet ist, die den zweiten Lasttransistor (MP1) derart leitend steuert, daß er eine vorbestimmte erste Referenzlastimpedanz aufweist,
und wobei

f) der dritte Lasttransistors (MP2) unter Steuerung des Stellsignals am Komparatorausgang (A) leitend oder sperrend schaltbar ist, derart, daß der dritte Lasttransistor (MP2) bei einem Stellsignal, das am Komparatorausgang (A) auftritt, wenn die ansteigende Ausgangsspannung (VP) der Spannungsquelle (CP) einen oberen Schwellenwert (VPH) erreicht, sperrend und bei einem Stellsignal, das am Komparatorausgang (A) auftritt, wenn die abfallende Ausgangsspannung (VP) der Spannungsquelle (CP) einen unteren Schwellenwert erreicht (VPL), unter Darstellung einer vorbestimmten zweiten Referenzlastimpedanz leitend geschaltet wird.

4. Komparatorschaltung nach Anspruch 1 bis 3,
bei welcher der erste Lasttransistor (MN1) ein MOS-Transistor ist.

5. Komparatorschaltung nach einem der Ansprüche 1 bis 4,
bei welcher die drei Lasttransistoren (MN1, MP1, MP2) je durch einen MOS-Transistor gebildet werden, deren Gateelektroden deren Steuerelektroden bilden.

6. Komparatorschaltung nach Anspruch 5,
bei welcher der erste Lasttransistor (MN1) einerseits und der zweite (MP1) und der dritte Lasttransistor (MP2) andererseits von unterschiedlichem Kanaltyp sind.

7. Komparatorschaltung nach Anspruch 5 oder 6,
bei welcher die Gateelektrode des dritten Lasttransistors (MP2) mit dem Komparatorausgang (A) gekoppelt ist.

8. Komparatorschaltung nach einem der Ansprüche 1 bis 7,
bei welcher die beiden Differenzstufentransistoren (QP1, QP2) je durch einen Bipolartransistor gebildet sind.

9. Komparatorschaltung nach Anspruch 8,
bei welcher die beiden Differenzstufentransistoren (QP1, QP2) emitterseitig je mit der zugehörigen Lastimpedanz und kollektorseitig je mit der zugehörigen Gegenkopplungsimpedanz (R1, R2) verbunden sind.

10. Komparatorschaltung nach 8 oder 9,
bei welcher zwischen den Differenzstufentransistoren (QP1, QP2) und den Gegenkopplungsimpedanzen (R1, R2) eine Stromspiegelschaltung (S) mit einer zwischen den ersten Differenzstufentransistor (QP1) und dessen Gegenkopplungsimpedanz (R1) geschalteten Stromspiegeldiode (QN1) und einem zwischen den zweiten Differenzstufentransistor (QP2) und dessen Gegenkopplungsimpedanz (R2) geschalteten Stromspiegeltransistor (QN2) angeordnet ist.

11. Komparatorschaltung nach einem der Ansprüche 8 bis 10,
bei welcher die beiden Differenzstufentransistoren (QP1, QP2) je durch einen Multikollektortransistor gebildet sind, wobei ein erster der Kollektoren mit der je zugehörigen Gegenkopplungsimpedanz (R1, R2) gekoppelt und ein zweiter der Kollektoren mit der Basis des jeweiligen Differenzstufentransistors (QP1, QP2) verbunden ist.

12. Komparatorschaltung nach einem der Ansprüche 3 bis 11,
bei welcher die Steuerelektroden der beiden Differenzstufentransistoren (QP1, QP2) über eine erste Stromquelle (I1) gemeinsam mit dem zweiten Versorgungsspannungspol (GND) gekoppelt sind.

13. Komparatorschaltung nach einem der Ansprüche 3 bis 12,
bei welcher der Komparatorausgang (A) mit einem Verbindungspunkt (SK) zwischen dem einen Differenzstufentransistor (QP2) und der zugehörigen Gegenkopplungsimpedanz (R2), im Fall der Zwischenschaltung einer Stromspiegelschaltung (S) zwischen diesem Differenzstufentransistor (QP2) und dem zugehörigen Stromspiegelelement (QN2), gekoppelt ist.

14. Komparatorschaltung nach Anspruch 13,
bei welcher zwischen den Verbindungspunkt (SK) und den Komparatorausgang (A) ein Schalttransistor (QN3) geschaltet ist, dessen Steuerelektrode mit dem Verbindungspunkt (SK) verbunden, dessen Hauptstrecke zwischen die Steuerelektrode des dritten Lasttransistors (MP2) und den zweiten Versorgungsspannungspol (GND) geschaltet ist und dessen mit der Steuerelektrode des dritten Lasttransistors (MP2) verbundene Hauptstreckenelektrode mit dem Komparatorausgang verbunden ist.

15. Komparatorschaltung nach Anspruch 14,
bei welcher der Schalttransistor (QN3) durch einen Bipolartransistor gebildet ist, dessen Leitfähigkeitstyp entgegengesetzt zu dem Leitfähigkeitstyp der bipolaren Differenzstufentransistoren (QP1, QP2) ist und dessen eine Hauptstreckenelektrode einerseits mit der Steuerelektrode des dritten Lasttransistors (MP2) und andererseits über eine zweite Stromquelle (I2) mit dem ersten Versorgungsspannungspol (VS) verbunden ist.

16. Elektrische Regelungsschaltung mit einer Komparatorschaltung nach einem der Ansprüche 1 bis 15.

17. Regelungsschaltung nach Anspruch 16,
zur Regelung einer über dem Versorgungsspannungswert des ersten Versorgungsspannungspols (VS) liegenden Pumpspannung einer Spannungspumpschaltung auf einen vorbestimmten Pumpspannungswert, wobei:

a) die Spannungspumpschaltung einen Pumpspannungsakkumulator (CP) aufweist, der eingangsseitig über eine steuerbare Pumpschaltungsschaltereinrichtung (S2) mit einer Ladewechselspannung (OSC) beaufschlagbar ist, wobei sich die akkumulierte Pumpspannung bei leitend gesteuerter Pumpschaltungsschaltereinrichtung (S2) erhöht und bei nicht-leitend gesteuerter Pumpschaltungsschaltereinrichtung (S2) entsprechend einer bestimmten Entladezeitkonstanten verringert; und

b) ein Schaltsteuereingang der Pumpschaltungsschaltereinrichtung (S2) mit dem Komparatorausgang (A) und ein die Pumpspannung (VP) liefernder Ausgang des Pumpspannungsakkumulators (CP) mit dem Komparatoreingang (E1) gekoppelt ist.

Claims

1. A hysteresis comparator circuit for ascertaining in virtually power-free manner a voltage value to be used for a comparison, comprising a differential stage (D) that is part of a cascade circuit (L, D, S, G) having on one side of the differential stage (D) a load stage (L) with load transistors (MN1, MP1) and having on the other side of the differential stage (D) a negative feedback stage (G), with the control electrode of a first load transistor (MN1), which is a transistor with high input impedance, having the voltage applied thereto that is to be used for the comparison, and the control electrode of a second load transistor (MP1) having a reference voltage applied thereto on the basis of which this second load transistor (MP1) forms a constant load impedance, and with the second load transistor (MP1) having a third load transistor (MP2) connected in parallel thereto that is in the conducting or blocking state depending on an output signal of the comparator circuit, so that in accordance with the output signal of the comparator circuit, the impedance of the second load transistor (MP1) has an additional load impedance connected in parallel thereto or no such connection is made.

2. The comparator circuit of claim 1,
wherein a current mirror stage (S) is connected between differential stage (D) and negative feedback stage (G).

3. A hysteresis comparator circuit for use as a comparator stage and actuating signal generator of an electric voltage regulating circuit having a voltage source (CP) which delivers the voltage to be regulated and whose output voltage (VP) is variable by means of an actuating signal delivered by an output of the comparator circuit, said comparator circuit

a) comprising a comparator input (EI) adapted to have the output voltage (VP) of the voltage source (CP) applied thereto and a comparator output (A) delivering the actuating signal;

b) being fed by a supply voltage source having a first supply voltage pole (VS) and a second supply voltage pole (GND);
wherein

c) the differential stage (D) has a first differential stage transistor (QP1) and a second differential stage transistor (QP2) each having a control electrode, a first main path electrode and a second main path electrode,

c1) the control electrodes thereof being coupled jointly to the second supply voltage pole (GND),

c2) the first main path electrodes thereof being connected via a first load impedance and a second load impedance, respectively, to the first supply voltage pole (VS) each, and

c3) the second main path electrodes thereof being each coupled via a negative feedback impedance to the second supply voltage pole (GND);

wherein

d) the first load impedance is produced by the first load transistor (MN1) which has a control electrode coupled to the comparator input (E1) such that the first load impedance is dependent on the output voltage (VP) of voltage source (CP),
wherein

e) a reference voltage source (VR) is connected between a control electrode of the second load transistor (MP1) and the first supply voltage pole (VS), said reference voltage source (VR) controlling the second load transistor (MP1) to the conducting state such that it has a predetermined first reference load impedance, and wherein

f) the third load transistor (MP2) is adapted to be switched to the conducting or blocking state under the control of the actuating signal at comparator output (A), such that the third load transistor (MP2) is switched to the blocking state in case of an actuating signal occurring at comparator output (A) when the increasing output voltage (VP) of voltage source (CP) reaches an upper threshold value (VPH), and is switched to the conducting state in case of an actuating signal occurring at comparator output (A) when the decreasing output voltage (VP) of voltage source (CP) reaches a lower threshold value (VPL), thereby forming a predetermined second reference load impedance.

4. The comparator circuit of any of claims 1 to 3,
wherein said first load transistor (MN1) is a MOS transistor.

5. The comparator circuit of any of claims 1 to 4,
wherein the three load transistors (MN1, MP1, MP2) are each constituted by a MOS transistor whose gate electrodes form the control electrodes thereof.

6. The comparator circuit of claim 5,
wherein the first load transistor (MN1) on the one hand and the second (MP1) and third load transistors (MP2) on the other hand are of different channel type.

7. The comparator circuit of claim 5 or 6,
wherein the gate electrode of the third load transistor (MP2) is coupled to the comparator output (A).

8. The comparator circuit of any of claims 1 to 7,
wherein the two differential stage transistors (QP1, QP2) are constituted by a bipolar transistor each.

9. The comparator circuit of claim 8,
wherein the two differential stage transistors (QP1, QP2) are each connected on the emitter side to the associated load impedance and on the collector side to the associated negative feedback impedance (R1, R2).

10. The comparator circuit of claim 8 or 9,
wherein a current mirror circuit (S) is disposed between the differential stage transistors (QP1, QP2) and the negative feedback impedances (R1, R2), said current mirror circuit (S) having a current mirror diode (QN1) connected between the first differential stage transistor (QP1) and the negative feedback impedance (R1) thereof and having a current mirror transistor (QN2) connected between the second differential stage transistor (QP2) and the negative feedback impedance (R2) thereof.

11. The comparator circuit of any of claims 8 to 10,
wherein the two differential stage transistors (QP1, QP2) are each constituted by a multicollector transistor, a first one of said collectors being coupled to the respectively associated negative feedback impedance (R1, R2) and a second one of said collectors being coupled to the base of the respective differential stage transistor (QP1, QP2).

12. The comparator circuit of any of claims 3 to 11,
wherein the control electrodes of the two differential stage transistors (QP1, QP2) are commonly connected via a first current source (I1) to the second supply voltage pole (GND).

13. The comparator circuit of any of claims 3 to 12,
wherein the comparator output (A) is coupled to a connecting point (SK) between one differential stage transistor (QP2) and the associated negative feedback impedance (R2), and in case of interposition of a current mirror circuit (S), between this differential stage transistor (QP2) and the associated current mirror element (QN2).

14. The comparator circuit of claim 13,
wherein a switching transistor (QN3) is connected between the connecting point (SK) and the comparator output (A), said switching transistor (QN3) having its control electrode connected to the connecting point, its main path connected between the control electrode of the third load transistor (MP2) and the second supply voltage pole (GND) and its main path electrode, which is connected to the control electrode of the third load transistor (MP2), to the comparator output.

15. The comparator circuit of claim 14,
wherein the switching transistor (QN3) is constituted by a bipolar transistor having a conductivity type opposite to the conductivity type of the bipolar differential stage transistors (QP1, QP2) and having one of its main path electrodes connected on the one hand to the control electrode of the third load transistor (MP2) and on the other hand via a second current source (I2) to the first supply voltage pole (VS).

16. An electric regulating circuit comprising a comparator circuit according to any of claims 1 to 15.

17. A regulating circuit according to claim 16, for regulating a pumping voltage of a voltage pumping circuit that is higher than the supply voltage value of the first supply voltage pole (VS), to a predetermined pumping voltage value, wherein:

a) the voltage pumping circuit comprises a pumping voltage accumulator (CP) adapted to have applied on its input side a charging alternating current voltage (OSC) via a controllable pumping circuit switch means (S2), with the accumulated pumping voltage increasing when the pumping circuit switch means (S2) is controlled to its conducting state, and decreasing in accordance with a specific discharging time constant when the pumping circuit switch means (S2) is not controlled to its conducting state; and

b) a switching control input of the pumping circuit switch means (S2) is coupled to the comparator output (A) and an output of the pumping voltage accumulator (CP) delivering the pumping voltage (VP) is coupled to the comparator input (E1).

Revendications

1. Comparateur à hystérésis pour enregistrer pratiquement sans puissance une valeur de tension à soumettre à une comparaison, avec un étage différentiel (D) qui fait partie intégrante d'un circuit en cascade (L, D, S, G) qui présente, sur un côté de l'étage différentiel (D), un étage de charge (L) avec transistors de charge (MN1, MP1) et sur l'autre côté de l'étage différentiel (D), un étage de contre-couplage (G), à l'occasion de quoi la tension, qui doit être amenée à la comparaison, est fournie à l'électrode de commande d'un premier transistor de charge (MN1) qui est un transistor à impédance d'entrée élevée, et une tension de référence est amenée à l'électrode de commande d'un deuxième transistor de charge (FP1), tension de référence sur la base de laquelle ce deuxième transistor de charge (MP1) constitue une impédance de charge constante, et un troisième transistor de charge (MP2) qui est conducteur ou non en fonction d'un signal de sortie du comparateur, étant couplé en parallèle au deuxième transistor de charge (MP1), de sorte qu'une autre impédance de charge est couplée en parallèle ou non à l'impédance du deuxième transistor de charge (MP1) en fonction du signal de sortie du comparateur.

2. Comparateur selon la revendication 1, dans lequel un étage de réflexion de courant est couplé entre l'étage différentiel (D) et l'étage de contre-couplage (G).

3. Comparateur à hystérésis selon la revendication 1, destiné à être utilisé comme étage de comparaison et transmetteur de signaux de réglage d'un circuit électrique de régulation de tension avec une source de tension (CP) fournissant la tension à réguler, dont la tension de sortie (VP) peut être modifiée au moyen d'un signal de réglage fourni par une sortie du comparateur,
le comparateur

a) présentant une entrée de comparateur (E1) pouvant recevoir la tension de sortie (VP) de la source de tension (CP), et une sortie de comparateur (A) fournissant le signal de réglage ;

b) étant alimenté par une source de tension d'alimentation avec un premier pôle de tension d'alimentation (VS) et un deuxième pôle de tension d'alimentation (GND) ;
dans lequel

c) l'étage différentiel (D) comprenant un premier transistor d'étage différentiel (QP1) et un deuxième transistor d'étage différentiel (QP2) qui présentent chacun une électrode de commande, une première électrode de parcours principal et une deuxième électrode de parcours principal,

c1) dont les électrodes de commande sont couplées ensemble avec le deuxième pôle de tension d'alimentation (GND),

c2) dont les premières électrodes de parcours principal sont couplées chacune, par l'intermédiaire d'une première impédance de charge ou par l'intermédiaire d'une deuxième impédance de charge, au premier pôle de tension d'alimentation (VS) et

c3) dont les deuxièmes électrodes de parcours principal sont couplées chacune par l'intermédiaire d'une impédance de contre-couplage au deuxième pôle de tension d'alimentation (GND) ;

dans lequel

d) la première impédance de charge est produite par le premier transistor de charge (MN1) qui présente une électrode de commande couplée à l'entrée de comparateur (E1), de sorte que la première impédance de charge dépend de la tension de sortie (VP) de la source de tension (CP),
dans lequel

e) entre une électrode de commande du deuxième transistor de charge (MP1) et le premier pôle de tension d'alimentation (VS) est couplée une source de tension de référence (VR) qui commande le deuxième transistor de charge (MP1) de manière conductrice, de façon qu'il présente une première impédance de charge de référence prédéterminée,
et dans lequel

f) le troisième transistor de charge (MP2) peut être couplé de manière conductrice ou non par commande du signal de réglage à la sortie de comparateur (A), de telle sorte que le troisième transistor de charge (MP2) est fermé pour un signal de réglage qui se produit à la sortie de comparateur (A) lorsque la tension de sortie (VP) croissante de la source de tension (CP) atteint une valeur seuil supérieure (VPH), et est conducteur pour un signal de réglage qui se produit à la sortie de comparateur (A) lorsque la tension de sortie (VP) décroissante de la source de tension (CP) atteint une valeur seuil inférieure (VPL), en représentant une deuxième impédance de charge de référence prédéterminée.

4. Comparateur selon la revendication 1 à 3, dans lequel le premier transistor de charge (MN1) est un transistor-MOS.

5. Comparateur selon l'une des revendications 1 à 4, dans lequel les trois transistors de charge (MN1, MP1, MP2) sont formés chacun par un transistor-MOS dont les électrodes de porte forment leurs électrodes de commande.

6. Comparateur selon la revendication 5, dans lequel le premier transistor de charge (MN1) d'une part et le deuxième transistor de charge (MP1) et le troisième (MP2) d'autre part sont d'un type de canal différent.

7. Comparateur selon la revendication 5 ou 6, dans lequel l'électrode de grille du troisième transistor de charge (MP2) est couplé à la sortie de comparateur (A).

8. Comparateur selon l'une des revendications 1 à 7, dans lequel les deux transistors d'étage différentiel (QP1, QP2) sont formés chacun par un transistor bipolaire.

9. Comparateur selon la revendication 8, dans lequel les deux transistors d'étage différentiel (QP1, QP2) sont reliés chacun, côté émetteur, à l'impédance de charge correspondante et, côté collecteur, à l'impédance de contre-couplage (R1, R2) correspondante.

10. Comparateur selon la revendication 8 ou 9, dans lequel, entre les transistors d'étage différentiel (QP1, QP2) et les impédances de contre-couplage (R1, R2), est disposé un circuit de réflexion de courant (S) avec une diode de réflexion de courant (QN1) montée entre le premier transistor d'étage différentiel (QP1) et son impédance de contre-couplage (R1), et avec un transistor de réflexion de courant (QN2) monté entre le deuxième transistor d'étage différentiel (QP2) et son impédance de contre-couplage (R2).

11. Comparateur selon l'une des revendications 8 à 10, dans lequel les deux transistors d'étage différentiel (QP1, QP2) sont formés chacun par un transistor multi-collecteur, un premier des collecteurs étant couplé à l'impédance de contre-couplage (R1, R2) correspondante et un deuxième des collecteurs étant relié à la base du transistor d'étage différentiel (QP1, QP2) respectif.

12. Comparateur selon l'une des revendications 3 à 11, dans lequel les électrodes de commande des deux transistors à étage différentiel (QP1, QP2) sont couplées ensemble, par l'intermédiaire d'une première source de courant (11), au deuxième pôle de tension d'alimentation (GND).

13. Comparateur selon l'une des revendications 3 à 12, dans lequel la sortie de comparateur (A) est couplée à un point de liaison (SK) entre un transistor d'étage différentiel (QP2) et l'impédance de contre-couplage (R2) correspondante, dans le cas de l'interposition d'un circuit de réflexion de courant (S) entre ce transistor d'étage différentiel (QP2) et l'élément de réflexion de courant (QN2) correspondant.

14. Comparateur selon la revendication 13, dans lequel entre le point de liaison (S) et la sortie de comparateur (A) est monté un transistor de couplage (QN3) dont l'électrode de commande est reliée au point de liaison (SK), dont le parcours principal est monté entre l'électrode de commande du troisième transistor de charge (MP2) et le deuxième pôle de tension d'alimentation (GND) et dont l'électrode de parcours principal reliée à l'électrode de commande du troisième transistor de charge (MP2), est reliée à la sortie de comparateur.

15. Comparateur selon la revendication 14, dans lequel le transistor de couplage (QN3) est formé par un transistor bipolaire dont le type de conductibilité est opposé au type de conductibilité des transistors d'étage différentiel (QP1, QP2) bipolaires et dont une électrode de parcours principal est reliée d'une part à l'électrode de commande du troisième transistor de charge (MP2) et d'autre part, par l'intermédiaire d'une deuxième source de courant (12), au premier pôle de tension d'alimentation (VS).

16. Circuit de régulation électrique avec un comparateur selon l'une des revendications 1 à 15.

17. Circuit de régulation selon la revendication 16, pour la régulation d'une tension de pompage, supérieure à la valeur de tension d'alimentation du premier pôle de tension d'alimentation (VS), d'un circuit de pompage de tension à une valeur de tension de pompage prédéterminée, dans lequel :

a) le circuit de pompage de tension présente un accumulateur de tension de pompage (CP) qui peut recevoir, côté entrée, par l'intermédiaire d'un dispositif à interrupteur (S2) de circuit de pompage commandable, une tension alternative de charge (OSC), la tension de pompage accumulée augmentant lorsque le dispositif à interrupteur (S2) du circuit de pompage est commandé de manière conductrice, et diminuant lorsque le dispositif à interrupteur (S2) du circuit de pompage est commandé non conducteur, conformément à une constante de temps de décharge déterminée ; et

b) une entrée de commande de couplage du dispositif à interrupteur (S2) du circuit de pompage est couplée à la sortie de comparateur (A) et une sortie, fournissant la tension de pompage (VP), de l'accumulateur de tension de pompage (CP), est couplée à l'entrée de comparateur (E1).

Zeichnung