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(11) | EP 1 123 556 B1 |
| (12) | EUROPEAN PATENT SPECIFICATION |
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FUSE CIRCUIT HAVING ZERO POWER DRAW FOR PARTIALLY BLOWN CONDITION SICHERUNGSSCHALTUNG MIT NULL-LEISTUNG FÜR TEILWEISE DURCHGEBRANNTE SICHERUNG CIRCUIT DE FUSIBLE AVEC PONCTION NULLE DE PUISSANCE POUR FUSIBLE PARTIELLEMENT GRILLE |
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[0001] The present invention generally relates to fuse circuits, and more specifically to a fuse circuit which exhibits zero power draw in a partially blown state.
[0002] Fuse circuits are frequently used in various semiconductor applications. For example, as the storage density of semiconductor devices such as memories, programmable logic devices, and the like continue to increase, the incidence of defective cells within any one device is likely to increase as well. Unless the defect can be corrected in some way, the particular defective semiconductor device becomes useless, thus lowering production yields. A common approach to correcting such defects is to provide a multitude of redundant cells within the device. When a defective cell is detected, one of the redundant cells can be used in its place. The circuitry that supports the redundant cells usually include fuse circuits containing fusible links which are selectively "blown" in order to activate one or more of the redundant cells.
[0003] Fuse circuits are also used to facilitate programming of programmable logic devices (PLD). Typically, logic cells in a PLD are fabricated to have a default logic level, whether it be a logic HI or a logic LO. This is accomplished by the presence of fusible links which tie the cells' outputs either to Vcc or to ground. When a fusible link in a cell is blown, the cell's output reverses.
[0004] An important consideration with such fusible links is that they consume power. An especially problematic situation exist when a fuse is partially or not completely blown. The result is an current path across the fuse, which is undesirable for two reasons: First, the partial fuse is likely to create an indeterminate connection state. Depending on the resistance of the partially blown fuse, the surrounding circuitry may "see" an open or a short. Consequently, the device is not likely to behave as expected. Second, even if the circuitry sees an open circuit across the partially blown fuse, there will be a current leakage across the fuse. The amount of current can be 1 µA or more which can add up to a significant current draw for a typical application employing redundant circuits.
[0005] US 5,491,444 discloses a fuse circuit having a feedback disconnect for permanently setting a logic state of an output terminal. The fuse is inserted between two terminals of transistors for providing a switched connection between power and ground to the fuse. The input signal runs through the fuse and the inverted signal is applied to the gate of one of the transistors.
[0006] What is needed is a fuse circuit which can reliably provide a completely "blown" state. It is desirable that the fuse circuit behave as if it were completely blown even though the fusible link is in fact partially blown.
[0009] The circuit of the present invention includes a fusible link having first and second terminals. First and second inverters are coupled to a second terminal of the link. An N-channel switching transistor is coupled between the first terminal and a ground rail. A P-channel switching transistor is coupled between the second terminal and a power rail. The N-channel transistor is driven by the output of the first inverter, while the P-channel transistor is driven by the second inverter. The first inverter is characterized by having an N-channel transistor that is weaker than its P-channel transistor. Similarly, the second inverter is characterized by a P-channel transistor that is weaker than its N-channel transistor. A first capacitor is coupled between the power rail and the control gate of the N-channel switching transistor. A second capacitor is coupled between the control gate of the P-channel switching transistor and the ground rail.
[0011] With reference to the Figure, a fuse circuit 100 in accordance with the present invention includes a fusible element 110, a first end of which is coupled to an N-channel transistor 144 and a second end of which is coupled to a node 102. N-channel transistor 144 has a drain-source connection between the second end of fuse 110 and ground potential. A P-channel transistor 142 has a source-drain connection between Vcc and the first end of fuse 110.
[0012] A first inverter 120 is coupled between the first end of fuse 110 and the control gate of N-channel transistor 144. A capacitor 152 is coupled between Vcc and the control gate of transistor 144. First inverter 120 includes an N-channel transistor that is weaker than its P-channel transistor. This is indicated in the Figure by the W/L ratio annotations associated with inverter 120. As indicated in the Figure, the W/L ratio of the P-channel device is 4/.6 and the W/L ratio of the N-channel device is 2/8. The significance of these device geometries will be explained below.
[0013] A second inverter 130 is shown by the circuit encompassed by the dashed line. Second inverter 130 is coupled between the first end of fuse 110 and the control gate of P-channel transistor 142. A second capacitor 154 is coupled between the control gate of transistor 142 and ground. A node 104 coupled to the output of second inverter 130 indicates the state of fuse 110, namely whether it is in the intact state or in the blown state. As can be seen in the Figure, P-channel transistors 132 and 134 comprising inverter 130 have W/L ratios (W/L = 2/8) that are smaller than the W/L ratio of the N-channel transistor 136 (W/L = 10/.6).
[0014] There are three scenarios to discuss in connection with operation of fuse circuit 100: operation when fuse element 110 is intact; operation when the fuse element is fully blown; and operation when the fuse element is partially blown. Consider first the situation where fuse element 110 is intact. Upon power up, capacitor 152 begins to charge thus turning on transistor 144 while capacitor 154, initially at ground potential, turns on transistor 142. This creates a current path from Vcc to ground through fuse element 110. However, since transistor 144 is conducting, node 102 tends toward ground potential which causes the output of inverter 120 to go HI. This operates to maintain transistor 144 in the on state. At the same time, transistors 132 and 134 are turned on thus bringing node 104 to Vcc. This has the effect of (1) turning off transistor 142 and (2) charging capacitor 154 which maintains transistor 142 in the off state. Thus, in the steady state condition where fuse element 110 is intact, transistor 144 remains on by way of inverter 120 and transistor 142 remains off by way of inverter 130. However, since transistor 142 is off, there is no current flow through transistor 144. In addition, the initial current flow through transistors 132 and 134 exists only long enough to charge capacitor 154, afterwhich current flow through those transistors ceases. The potential at output node 160 remains at Vcc without an power drain by fuse circuit 100.
[0015] As evidenced by the W/L ratios shown in the Figure, the N-channel device of inverter 120 is weaker than the P-channel device. This has the effect of raising the potential that node 102 must attain before inverter will output a LO. The reason for this behavior is to prevent a false turn-off of transistor 144 in the case when the fuse is intact, since even an intact fuse has some resistance (roughly 500 ohms) and the potential at node 102 is in actuality not at ground potential. However, by properly dimensioning the P-channel device in inverter 120, the P-channel device can be made to switch on before the N-channel device, even though the potential at the inverter input is not at ground.
[0016] Consider next the situation where fuse element 110 is completely blown. In this case, transistor 144 is disconnected from the rest of the circuit. However, as before, transistor 142 begins to turn on since capacitor 154 is initially at ground potential. As a result, the potential at node 102 approaches Vcc. This action has two effects: it drives the output of inverter 120 L0; but more significantly, it turns on transistor 136. Turning on transistor 136 maintains node 104 and capacitor 154 at ground potential and keeps transistor 142 turned on. Since transistor 144 is disconnected by virtue of the blown fuse, there is no current path from Vcc to ground. However, since transistor 142 is in the on state, the potential at node 102 remains at Vcc, thus maintaining a LO output from inverter 130. Thus, in the steady state, output node 160 is LO and again there is no power drain through any of the circuit elements of fuse circuit 100.
[0017] Consider the final case where fuse element 110 is partially blown. In such a case, fuse element 110 behaves like a high impedance resistive element. As before when the circuit is powering up, capacitor 152 turns on transistor 144 and the initial ground potential at capacitor 154 turns on transistor 142. Since fuse element is partially blown, a current path exists from Vcc to ground via the partially blown element. Moreover, since the partially blown element is resistive, the potential at node 102 is higher than if the fuse element is fully intact. Since N-channel transistor 136 is so much stronger than P-channel transistors 132 and 134, it will switch on faster thus keeping transistor 142 on. This causes the potential at node 102 to continue rising as fuse circuit 100 continues powering up. The potential at node 102 eventually reaches a level which causes the N-channel transistor of inverter 120 to turn on which causes the output of the inverter to go LO, thus turning off transistor 144. This eliminates the current path to ground despite the presence of the partially blown fuse element. Fuse circuit 100 therefore behaves as if fuse element 110 had been fully blown when in fact that is not the case.
1. A fuse circuit (100) comprising:
wherein said second switch (142) has a control terminal coupled to receive said second output and has a conductive state when said second output is at said second logic level.
a fuse element (110) having first and second terminals;
a first inverter (120) having an input coupled to said second terminal (102), said first inverter having a first output having a first and a second logic level;
a first switch (144) coupled between a ground terminal and said first terminal, said first switch having a control terminal coupled to receive said first output and having a conductive state when said first output is at said first logic level; and
a second switch (142) coupled between a power terminal and said second terminal (102),
characterized by
a second inverter (130) having an input coupled to said second terminal (102), said second inverter having a second output having a first and a second logic level;
wherein said second switch (142) has a control terminal coupled to receive said second output and has a conductive state when said second output is at said second logic level.
2. The fuse circuit of claim 1 further including a first capacitor (152) coupled between
said power terminal and said control terminal of said first switch (144) and a second
capacitor (154) coupled between said ground terminal and said control terminal of
said second switch.
3. The fuse circuit of claim 1 wherein said first switch (144) is a N-channel transistor
and said second switch (142) is a P-channel transistor.
4. The fuse circuit of claim 1 wherein said first inverter (120) includes a series-connection
of an N-channel transistor and a P-channel transistor, said N-channel transistor having
a W/L ratio smaller than that of said P-channel transistor.
5. The fuse circuit of claim 4 wherein said second inverter (130) includes a series-connection
of an N-channel transistor (136) and at least one P-channel transistor (132, 134),
said N-channel transistor having a W/L ratio greater than that of said at least one
P-channel transistor.
6. The fuse circuit of claim 1, wherein:
wherein said second switch (142) is a transistor of a first conductivity type having first and second terminals, said control terminal is a gate terminal and said first terminal being coupled to said power terminal;
wherein said first switch (144) is a transistor of a second conductivity type having first and second terminals, said control terminal is a gate terminal, said second terminal being coupled to said first terminal of said fuse element (110), and said first terminal being coupled to said ground terminal;
said second inverter (130) comprising first and second series-coupled transistors (132, 134) each of said first conductivity type and having first, second and gate terminals, said first and second transistors being coupled between said power terminal and said gate terminal of said second switch (142), said gate terminals of said first and second transistors (132, 134) being coupled to said second terminal (102) of said fuse element (110); and
said second inverter (130) comprising a third transistor (136) of said second conductivity type having first, second and gate terminals, said second terminal being coupled between said second terminal of said fuse element (110) and said ground terminal.
said power terminal is coupled to a power supply;
said ground terminal is coupled to ground potential;
wherein said second switch (142) is a transistor of a first conductivity type having first and second terminals, said control terminal is a gate terminal and said first terminal being coupled to said power terminal;
wherein said first switch (144) is a transistor of a second conductivity type having first and second terminals, said control terminal is a gate terminal, said second terminal being coupled to said first terminal of said fuse element (110), and said first terminal being coupled to said ground terminal;
said second inverter (130) comprising first and second series-coupled transistors (132, 134) each of said first conductivity type and having first, second and gate terminals, said first and second transistors being coupled between said power terminal and said gate terminal of said second switch (142), said gate terminals of said first and second transistors (132, 134) being coupled to said second terminal (102) of said fuse element (110); and
said second inverter (130) comprising a third transistor (136) of said second conductivity type having first, second and gate terminals, said second terminal being coupled between said second terminal of said fuse element (110) and said ground terminal.
7. The fuse circuit of claim 6 wherein said first inverter (120) includes a P-channel
transistor and a N-channel transistor, said P-channel transistor having a W/L ratio
that is greater than that of said N-channel transistor.
8. The fuse circuit of claim 7 further including a capacitor (152) coupled between said
power terminal and said gate terminal of said first switch (144).
9. The fuse circuit of claim 6 wherein said first and second transistors (132, 134) each
has a W/L ratio that is less than that of said third transistor (136).
10. The fuse circuit of claim 9 further including a capacitor (154) coupled between said
gate terminal of said second switch (142) and said ground terminal.
1. Sicherungsschaltung (100) mit:
wobei der zweite Schalter (142) einen Steueranschluss aufweist, der zum Empfangen des zweiten Ausgangssignals gekoppelt ist, und einen leitenden Zustand aufweist, wenn das zweite Ausgangssignal auf dem zweiten Logikpegel liegt.
einem Sicherungselement (110) mit einem ersten und einem zweiten Anschluss;
einem ersten Inverter (120) mit einem Eingang, der mit dem zweiten Anschluss (102) gekoppelt ist, wobei der erste Inverter ein erstes Ausgangssignal mit einem ersten und einem zweiten Logikpegel aufweist;
einem ersten Schalter (144), der zwischen einen Erdungsanschluss und den ersten Anschluss gekoppelt ist, wobei der erste Schalter einen Steueranschluss aufweist, der zum Empfangen des ersten Ausgangssignals gekoppelt ist, und einen leitenden Zustand aufweist, wenn das erste Ausgangssignal auf dem ersten Logikpegel liegt; und
einem zweiten Schalter (142), der zwischen einen Leistungsanschluss und den zweiten
Anschluss (102) gekoppelt ist,
gekennzeichnet durch
einen zweiten Inverter (130) mit einem Eingang, der mit dem zweiten Anschluss (102) gekoppelt ist, wobei der zweite Inverter ein zweites Ausgangssignal mit einem ersten und einem zweiten Logikpegel aufweist;
wobei der zweite Schalter (142) einen Steueranschluss aufweist, der zum Empfangen des zweiten Ausgangssignals gekoppelt ist, und einen leitenden Zustand aufweist, wenn das zweite Ausgangssignal auf dem zweiten Logikpegel liegt.
2. Sicherungsschaltung nach Anspruch 1, welche ferner einen ersten Kondensator (152),
der zwischen den Leistungsanschluss und den Steueranschluss des ersten Schalters (144)
gekoppelt ist, und einen zweiten Kondensator (154), der zwischen den Erdungsanschluss
und den Steueranschluss des zweiten Schalters gekoppelt ist, aufweist.
3. Sicherungsschaltung nach Anspruch 1, wobei der erste Schalter (144) ein N-Kanal-Transistor
ist und der zweite Schalter (142) ein P-Kanal-Transistor ist.
4. Sicherungsschaltung nach Anspruch 1, wobei der erste Inverter (120) eine Reihenschaltung
aus einem N-Kanal-Transistor und einem P-Kanal-Transistor aufweist, wobei der N-Kanal-Transistor
ein W/L-Verhältnis aufweist, das kleiner ist als jenes des P-Kanal-Transistors.
5. Sicherungsschaltung nach Anspruch 4, wobei der zweite Inverter (130) eine Reihenschaltung
aus einem N-Kanal-Transistor (136) und mindestens einem P-Kanal-Transistor (132, 134)
aufweist, wobei der N-Kanal-Transistor ein W/L-Verhältnis aufweist, das größer ist
als jenes des mindestens einen P-Kanal-Transistors.
6. Sicherungsschaltung nach Anspruch 1, wobei:
wobei der zweite Schalter (142) ein Transistor eines ersten Leitfähigkeitstyps mit einem ersten und einem zweiten Anschluss ist, wobei der Steueranschluss ein Gateanschluss ist und der erste Anschluss mit dem Leistungsanschluss gekoppelt ist;
wobei der erste Schalter (144) ein Transistor eines zweiten Leitfähigkeitstyps mit einem ersten und einem zweiten Anschluss ist, wobei der Steueranschluss ein Gateanschluss ist, der zweite Anschluss mit dem ersten Anschluss des Sicherungselements (110) gekoppelt ist und der erste Anschluss mit dem Erdungsanschluss gekoppelt ist;
wobei der zweite Inverter (130) einen ersten und einen zweiten in Reihe geschalteten Transistor (132, 134) jeweils vom ersten Leitfähigkeitstyp und mit einem ersten, einem zweiten und einem Gateanschluss aufweist, wobei der erste und der zweite Transistor zwischen den Leistungsanschluss und den Gateanschluss des zweiten Schalters (142) gekoppelt sind, wobei die Gateanschlüsse des ersten und des zweiten Transistors (132, 134) mit dem zweiten Anschluss (102) des Sicherungselements (110) gekoppelt sind; und
wobei der zweite Inverter (130) einen dritten Transistor (136) des zweiten Leitfähigkeitstyps mit einem ersten, einem zweiten und einem Gateanschluss umfasst, wobei der zweite Anschluss zwischen den zweiten Anschluss des Sicherungselements (110) und den Erdungsanschluss gekoppelt ist.
der Leistungsanschluss mit einer Leistungsversorgung gekoppelt ist;
der Erdungsanschluss mit dem Erdpotential gekoppelt ist;
wobei der zweite Schalter (142) ein Transistor eines ersten Leitfähigkeitstyps mit einem ersten und einem zweiten Anschluss ist, wobei der Steueranschluss ein Gateanschluss ist und der erste Anschluss mit dem Leistungsanschluss gekoppelt ist;
wobei der erste Schalter (144) ein Transistor eines zweiten Leitfähigkeitstyps mit einem ersten und einem zweiten Anschluss ist, wobei der Steueranschluss ein Gateanschluss ist, der zweite Anschluss mit dem ersten Anschluss des Sicherungselements (110) gekoppelt ist und der erste Anschluss mit dem Erdungsanschluss gekoppelt ist;
wobei der zweite Inverter (130) einen ersten und einen zweiten in Reihe geschalteten Transistor (132, 134) jeweils vom ersten Leitfähigkeitstyp und mit einem ersten, einem zweiten und einem Gateanschluss aufweist, wobei der erste und der zweite Transistor zwischen den Leistungsanschluss und den Gateanschluss des zweiten Schalters (142) gekoppelt sind, wobei die Gateanschlüsse des ersten und des zweiten Transistors (132, 134) mit dem zweiten Anschluss (102) des Sicherungselements (110) gekoppelt sind; und
wobei der zweite Inverter (130) einen dritten Transistor (136) des zweiten Leitfähigkeitstyps mit einem ersten, einem zweiten und einem Gateanschluss umfasst, wobei der zweite Anschluss zwischen den zweiten Anschluss des Sicherungselements (110) und den Erdungsanschluss gekoppelt ist.
7. Sicherungsschaltung nach Anspruch 6, wobei der erste Inverter (120) einen P-Kanal-Transistor
und einen N-Kanal-Transistor aufweist, wobei der P-Kanal-Transistor ein W/L-Verhältnis
aufweist, das größer ist als jenes des N-Kanal-Transistors.
8. Sicherungsschaltung nach Anspruch 7, welche ferner einen Kondensator (152) aufweist,
der zwischen den Leistungsanschluss und den Gateanschluss des ersten Schalters (144)
gekoppelt ist.
9. Sicherungsschaltung nach Anspruch 6, wobei der erste und der zweite Transistor (132,
134) jeweils ein W/L-Verhältnis aufweisen, das geringer ist als jenes des dritten
Transistors (136).
10. Sicherungsschaltung nach Anspruch 9, welche ferner einen Kondensator (154) umfasst,
der zwischen den Gateanschluss des zweiten Schalters (142) und den Erdungsanschluss
gekoppelt ist.
1. Circuit de fusible (100) comprenant :
où ledit second commutateur (142) comporte une borne de commande reliée afin de recevoir ladite seconde sortie et présente un état conducteur lorsque ladite seconde sortie est audit second niveau logique.
un élément de fusible (110) comportant des première et seconde bornes,
un premier inverseur (120) ayant une entrée reliée à ladite seconde borne (102), ledit premier inverseur ayant une première sortie présentant un premier et un second niveaux logiques,
un premier commutateur (144) relié entre une borne de masse et ladite première borne, ledit premier commutateur ayant une borne de commande reliée afin de recevoir ladite première sortie et présentant un état conducteur lorsque ladite première sortie est audit premier niveau logique, et
un second commutateur (142) relié entre une borne de puissance et ladite seconde borne
(102),
caractérisé par
un second inverseur (130) présentant une entrée reliée à ladite seconde borne (102), ledit second inverseur ayant une seconde sortie présentant un premier et un second niveaux logiques,
où ledit second commutateur (142) comporte une borne de commande reliée afin de recevoir ladite seconde sortie et présente un état conducteur lorsque ladite seconde sortie est audit second niveau logique.
2. Circuit de fusible selon la revendication 1, comprenant en outre un premier condensateur
(152) relié entre ladite borne de puissance et ladite borne de commande dudit premier
commutateur (144) et un second condensateur (154) relié entre ladite borne de masse
et ladite borne de commande dudit second commutateur.
3. Circuit de fusible selon la revendication 1, dans lequel ledit premier commutateur
(144) est un transistor à canal N et ledit second commutateur (142) est un transistor
à canal P.
4. Circuit de fusible selon la revendication 1, dans lequel ledit premier inverseur (120)
comprend une connexion en série d'un transistor à canal N et d'un transistor à canal
P, ledit transistor à canal N ayant un rapport l/L plus petit que celui dudit transistor
à canal P.
5. Circuit de fusible selon la revendication 4, dans lequel ledit second inverseur (130)
comprend une connexion en série d'un transistor à canal N (136) et au moins un transistor
à canal P (132, 134), ledit transistor à canal N ayant un rapport l/L plus grand que
celui dudit au moins un transistor à canal P.
6. Circuit de fusible selon la revendication 1, dans lequel :
dans lequel ledit second commutateur (142) est un transistor d'un premier type de conductivité, comportant des première et seconde bornes, ladite borne de commande est une borne de grille et ladite première borne étant reliée à ladite borne de puissance,
dans lequel ledit premier commutateur (144) est un transistor d'un second type de conductivité ayant des première et seconde bornes, ladite borne de commande est une borne de grille, ladite seconde borne étant reliée à ladite première borne dudit élément de fusible (110), et ladite première borne étant reliée à ladite borne de masse,
ledit second inverseur (130) comprenant des premier et second transistors reliés en série (132, 134), chacun étant dudit premier type de conductivité et comportant des première et seconde bornes ainsi qu'une borne de grille, lesdits premier et second transistors étant reliés entre ladite borne de puissance et ladite borne de grille dudit second commutateur (142), lesdites bornes de grille desdits premier et second transistors (132, 134) étant reliées à ladite seconde borne (102) dudit élément de fusible (110), et
ledit second inverseur (130) comprenant un troisième transistor (136) dudit second type de conductivité comportant des première et seconde bornes ainsi qu'une borne de grille, ladite seconde borne étant reliée entre ladite seconde borne dudit élément de fusible (110) et ladite borne de masse.
ladite borne de puissance est reliée à une alimentation de puissance,
ladite borne de masse est reliée à un potentiel de masse,
dans lequel ledit second commutateur (142) est un transistor d'un premier type de conductivité, comportant des première et seconde bornes, ladite borne de commande est une borne de grille et ladite première borne étant reliée à ladite borne de puissance,
dans lequel ledit premier commutateur (144) est un transistor d'un second type de conductivité ayant des première et seconde bornes, ladite borne de commande est une borne de grille, ladite seconde borne étant reliée à ladite première borne dudit élément de fusible (110), et ladite première borne étant reliée à ladite borne de masse,
ledit second inverseur (130) comprenant des premier et second transistors reliés en série (132, 134), chacun étant dudit premier type de conductivité et comportant des première et seconde bornes ainsi qu'une borne de grille, lesdits premier et second transistors étant reliés entre ladite borne de puissance et ladite borne de grille dudit second commutateur (142), lesdites bornes de grille desdits premier et second transistors (132, 134) étant reliées à ladite seconde borne (102) dudit élément de fusible (110), et
ledit second inverseur (130) comprenant un troisième transistor (136) dudit second type de conductivité comportant des première et seconde bornes ainsi qu'une borne de grille, ladite seconde borne étant reliée entre ladite seconde borne dudit élément de fusible (110) et ladite borne de masse.
7. Circuit de fusible selon la revendication 6, dans lequel ledit premier inverseur (120)
comprend un transistor à canal P et un transistor à canal N, ledit transistor à canal
P présentant un rapport l/L qui est plus grand que celui dudit transistor à canal
N.
8. Circuit de fusible selon la revendication 7, comprenant en outre un condensateur (152)
relié entre ladite borne de puissance et ladite borne de grille dudit premier commutateur
(144).
9. Circuit de fusible selon la revendication 6, dans lequel lesdits premier et second
transistors (132, 134) présentent chacun un rapport l/L qui est inférieur à celui
dudit troisième transistor (136).
10. Circuit de fusible selon la revendication 9, comprenant en outre un condensateur (154)
relié entre ladite borne de grille dudit second commutateur (142) et ladite borne
de masse.